qq_43460068的博客

若在函数声明中使用了关键字automatic，那么该函数将成为自动的或可递归的，即仿真器为每一次函数调用动态地分配新的地址空间，每一个函数调用对各自的地址空间进行操作，因此，自动函数的局部变量不能通过层次名进行访问，而自动函数本身可以通过层次名来访问。函数的目的是通过返回一个值来响应输入信号的值。上面的例子中，仿真器连续监视count_enable信号的值，若值为0，则不执行后面的语句，仿真会停顿下来，若其值为1，则在20个时间单位之后执行后面的语句，如果一直为1，那么count每隔20个时间单位加1.

对块语句禁用导致紧接在后面的那条语句被执行。阻塞赋值和非阻塞赋值是C语言所没有的，阻塞语句，如果没有写延迟时间看起来是在同一时刻运行的，但实际上是有先后的，即在前面的先运行，然后再运行下面的语句，阻塞语句的秩序与逻辑行为具有很大的关系，而非阻塞的就不同了，在begin end之间的所有非阻塞语句都在同一时刻被赋值，因此逻辑行为与非阻塞语句的次序就没有关系。循环生成语句的主要目的是简化我们的代码书写，利用循环生成语句，我们可以将之前需要书写很多条比较相似的语句才能实现的功能用很简短的循环生成语句来代替。

模块的端口声明了模块的输入输出口，其格式如下：module 模块名(口1，口2，口3，口4，......)；在Verilog模块中所有过程块（如initial块、always块）、连续赋值语句、实例引用都是并行的。它们表示的是一种通过变量名互相连接的关系。在同一模块中这三者出现的先后顺序没有关系。只有连续赋值语句assign和实例引用语句可以独立于过程块而存在于模块的功能定义部分以上的内容是和以往学习的C语言最大的不同，C语言是顺序执行的语句，这就是二者之间的差异。

这就是说，无论描述电路功能行为的模块或描述元器件或较大部件互联的模块都可以用Verilog语言来建立电路模型。，它可以对上面介绍的电路模块（无论是行为的或者结构的）进行全面的测试。通过观测被测试模块的输出信号是否符合要求，可以调试和验证逻辑系统的设计和结构正确与否，并及时发现问题修改。如果门级结构模块和具体的工艺技术结合起来，并加上布局布线引入的延迟模型，此时进行的仿真称为。Verilog还可以用于描述变化的测试信号，描述测试信号的变化和测试过程的模块也称为。把示例1或者示例2转换为示例3的过程称为。