[FPGA]Verilog 60s秒表计时器(最大可计时间为9min)

[FPGA]Verilog 60s秒表计时器

1.引述

   这次的实验来自于本人本科课程数电结课时的自选题目。由于这次上传是后知后觉，学校已将小脚丫板子回收，所以在这篇文章中没法贴出代码结果的效果图了，但最终效果已经过测试，可放心食用。那么下面就贴上代码并略加讲解供大家参考。

2.分频模块

   我们要实现一个秒表，自然要将实验板中的时钟脉冲clk分频为一个周期为1s的脉冲，已知小脚丫板子的晶振为12MHz。下面贴上分频模块的代码。

module divide #
(                            //parameter是verilog里参数定义
parameter WIDTH    =    24,    //计数器的位数，计数的最大值为 2**(WIDTH-1)
parameter N        =    12_000_000 //分频系数，请确保 N<2**(WIDTH-1)，否则计数会溢出
)
(
input clk, //clk频率为12MHz
input rst_n, //复位信号，低有效，
output clkout //输出信号，可以连接到LED观察分频的时钟
);
reg    [WIDTH-1:0]    cnt_p,cnt_n; //cnt_p为上升沿触发时的计数器，cnt_n为下降沿触发时的计数器
reg    clk_p,clk_n; //clk_p为上升沿触发时分频时钟，clk_n为下降沿触发时分频时钟
//上升沿触发时计数器的控制
always @(posedge clk or negedge rst_n)    
    begin        
        if(!rst_n)
            cnt_p <= 1'b0;
        else if(cnt_p == (N-1))
            cnt_p <= 1'b0;
        else 
            cnt_p <= cnt_p + 1'b1; //计数器一直计数，当计数到N-1的时候清零，这是一个模N的计数器
    end
//上升沿触发的分频时钟输出,如果N为奇数得到的时钟占空比不是50%；如果N为偶数得到的时钟占空比为50%
always @(posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            clk_p <= 1'b0;
        else if(cnt_p < (N>>1)) //N>>1表示右移一位，相当于除以2取商
            clk_p <= 1'b0;
        else 
            clk_p <= 1'b1; //得到的分频时钟正周期比负周期多一个clk时钟
    end
//下降沿触发时计数器的控制            
always @(negedge clk or negedge rst_n)
    begin
        if(!rst_n)
            cnt_n <= 1'b0;
        else if(cnt_n == (N-1))
            cnt_n <= 1'b0;
        else 
            cnt_n <= cnt_n + 1'b1;
    end
//下降沿触发的分频时钟输出，和clk_p相差半个clk时钟
always @(negedge clk or negedge rst_n)
    begin
        if(!rst_n)
            clk_n <= 1'b0;
        else if(cnt_n < (N>>1))  
            clk_n <= 1'b0;
        else 
            clk_n <= 1'b1;    //得到的分频时钟正周期比负周期多一个clk时钟
    end
wire    clk1 = clk; //当N=1时，直接输出clk
wire    clk2 = clk_p; //当N为偶数也就是N的最低位为0，N[0]=0，输出clk_p
wire    clk3 = clk_p & clk_n; //当N为奇数也就是N最低位为1，N[0]=1，输出clk_p&clk_n。正周期多所以是相与
assign clkout = (N==1)? clk1:(N[0]? clk3:clk2);    //条件判断表达式
endmodule

3.八位数码管显示模块