同步缓冲器设计(Synchronous FIFO)

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于 2024-02-17 19:25:56 发布

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分类专栏： SoC/ASIC设计原理 # verilog # lint SpyGlass CDC Questa_CDC 文章标签：算法硬件架构 fpga开发

本文链接：https://blog.youkuaiyun.com/qq_43053845/article/details/136141016

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本文介绍了缓冲器作为数据暂存机制的基本概念，包括同步和异步缓冲器的区别，以及深度、宽度等关键参数。重点讲解了溢出（Overflow）和下溢（Underflow）的预防策略，以及如何通过读写信号和标志位进行有效的控制。

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                    缓冲器又称为队列，是一种数据暂存的机制。缓冲器存在的必要是因为当数据传出端传出数据时，接收端不一定能实时地接收，如果接收端不能实时地接收，又无缓冲器的存在，数据将不可避免会遗失。如果输出输入端的时钟频率一致，称之为同步缓冲器，如果输出输入端的时钟频率不一致，称之为异步缓冲器。缓冲器能存储的数据个数，称之为其深度，每一个数据有多少位数，称之为其宽度。
在使用缓冲器时必须了解，如果输入端不断地将数据写入，而输出端却不去将数据取走的话，就会造成Overflow。反之，若输出端不断地将数据取走，输入端却不将数据写入的话，就会造成Underflow。为了避免这种情况，读取与写入就必须经过控制。Overflow和Underflow的指标是满(Full)或空(Empty)，如果写数据指针wptr和读数据指针rptr这两个指针指到相同的地址时，就有可能是Full或Empty。如果指到相同的地址之前的动作是write，就是Full；如果指针指到相同的地址之前的动作是read，就是empty。通常设计的要求都是可以发生Full或者Empty，但不能发生Overflow或Underflow。
为了避免Overflow和Underflow，就需要读写地址多一比特的标志位。
通过读写地址和读写标志位来判断当前的Full或者Empty状态： 
  写动作肯定是在读动作前的.
判断Full，(wr_loop==rd_loop) && (wptr==rptr)
判断Empty, (wr_loop!=rd_loop) && (wprt==rptr)
 
wr_loop,wptr增加的原理需要外部的写

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