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RSS订阅原创 glitch free的时钟切换电路实现思路
20220321在看【2019-2-22-你要的FPGA&数字前端笔面试题都在这儿了.pdf】这个文档，前面都挺简单的，就看到【用Verilog实现glitch free时钟切换电路】这个题目，卡了半个下午吧，最后发现是看错了。不过解法本身还是值得记录一下，考虑到切换的时候需要没有毛刺，即时钟高电平信号不可被截断，即旧时钟关闭的时候应该处于低电平，新时钟开启的时候也应该处于低电平，所以我们可以在SELECT和SELECT ’ 信号进入与门前面插一个对应时钟触发的下降沿寄存器，如下图所示但是这
2022-03-21 20:59:15
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空空如也
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