http://www.icfgblog.com/

上文ADC笔记（一）说已经完成了说有版图，没想到8月底经历了一场刺激的debug之旅，差点崩溃。一、溃不成军版图gds文件的提交在8月底，当时以为传个gds文件就可以交差了，没想到提交的时候，还要自动做两个drc检查：全芯片drc：CLM18_LM16_LM152_6M.215_1a.fullchip天线检查：CLM18_LM16_LM152_6M_ANT.215_1a当时上百个错误如下，“我看不懂，但大受震撼”。那时在深夜，突然体会到《西游记》最后一难——通天河遇鼋湿经书。本以为历经千难，完结

昨天经历了恶梦debug，中间排了很多坑，特来记录一番。一、问题描述和队友写了lenet神经网络推理的硬件实现，在modelsim已经跑通，且验证了功能，但需要移植到vivado，利用里面的dist_rom加载权重。顺便插一句，vivado有两者存储IP：dist_ram和blk_ram，分别表示分布式存储和块存储。分布式存储利用lut单元，分布在电路周围，因此布线容易，但容量有限制。块存储是真实的ram，容量大，但有可能布线较长。但将reg更换成rom和ram之后，运行结果和modelsim不

参照官方文档中Quick Start 4.1 “How to run simulation”部分，中途遇到很多坑，特来记录一番。1.环境设置1.1 强烈建议用 ubuntu 18.04，安装时要点“下载更新”我的是vmware 15.5pro虚拟机。这里有两个坑：第一次用20.04，最后在运行make run_test SIM=iverilog的时候，老是出现lxt2 support disabled since zlib not available的错误。第二次用18.04，但安装的时候没有选

参考：https://blog.youkuaiyun.com/Zhjzhh59421/article/details/1046694361.准备系统：ubuntu 18.04 64bit安装包：systemc-2.3.3.tar.gz2.安装tar xvf systemc-2.3.3.tar.gzcd systemc-2.3.3#创建临时文件夹mkdir objdircd objdir#规定systemc待安装文件夹位置../configure -prefix=/想要安装的路径/system

一、ICC综合概述ICC（IC Compiler）是把门级网表转换成foundry厂可用于掩膜的版图信息的过程，它包括数据准备、布局、时钟树综合、布线等步骤。ICC输入文件ICC输入需要两部分信息：综合数据+物理数据。综合数据：门级网表文件，如orca.v约束文件，如orca.sdc逻辑库文件，包含时序信息，如标准单元sc.db，宏单元macros.db，输入输出单元io.db等物理数据：技术文件，包含金属层等信息，如abc_6m.tf线负载模型，TLU+物理库文件，包含版图信

一、DC综合概述DC（Design Compile）是将行为级（RTL）的源码转换为门级网表的过程。大体上可以分为三个步骤：综合=转化+逻辑优化+映射GTECH格式GTECH格式是DC先将不同语言的RTL网表（如Verilog，VHDL等），转化成统一的与工艺无关的门级网表形式。转化的过程中，DC会利用其内部的DesignWare库对RTL代码进行结构级和逻辑级的优化。比如，通过共用表达式，进行结构级优化：通过展平，把组合逻辑路径减少两级，变为乘积之和的电路，进行逻辑优化约束下图是经