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原创示波器抓板子串口，波形错误，杂乱无章

示波器抓板子串口，波形杂乱无章在使用Hi3559芯片时，需要实现串口输出功能，实际抓波形时，波形杂乱无章，感觉很离奇，偶然间发现原因，在此分享一下。串口信号从3559出来后进fpga，fpga直通出去，MB3232I转为RS232后从下图的立贴5pin接口输出。如上图所示，示波器采用单通道单端检测波形，但在屏幕上显示出多条波形，而且波形不稳定，之前测试的时候都是好的，还以为是板子坏了。后发现是因为调试串口连接的笔记本没有插电源，用笔记本电池供电，后将笔记本电源插上后波形正常。不过没有细究为什么

2022-05-19 11:12:19 1302

原创 caffe中运行create_mnist.sh后报错：bash: ./create_mnist.sh: No such file or directory

caffe中运行create_mnist.sh后报错：bash: ./create_mnist.sh: No such file or directory最开始看其他博客，以为是caffe没安装好，按照其他博客所说make all -j4、make all -j8都试过，还是没能解决问题。实际上不需要重新make，只需要在caffe目录下运行create_mnist.sh就行。如下图。...

2022-01-04 18:48:13 654

原创 ubuntu下安装caffe时，在python中import caffe报错。

@[TOC]ubuntu下安装caffe时，在python中import caffe报错。编译完caffe无报错后，按照~/caffe/python/requirement.txt中的要求安装好所有python库后，编译pycaffe，在终端中打开python，在python环境中import caffe报错，报错内容为：Importerror： no model named XXX。这种报错的原因一般是：1、Python的库没下好。2、库没添加到路径中。我遇到的是地中问题，库没下好可能是以为：1、

2022-01-04 18:33:03 973

原创 [Opt 31-2] SRL16E ila_4/inst/ila_core_inst/shifted_data_in_reg[7][71]_srl8 is missing a connection o

#Vivado报错：问题描述：verilog代码内例化了ila，例化本身没问题，但vivado报错：[Opt 31-2] SRL16E ila_4/inst/ila_core_inst/shifted_data_in_reg[7][71]_srl8 is missing a connection on D pin.原因分析：此报错意味ila所抓取的信号中第71位（根据你自己的报错判断你的ila是第几位）信号无驱动。解决方案：从probe0开始往下数，看第71位（以你的报错为主）是那个probe

2021-08-25 16:30:12 3142 1

原创 2021-07-29

Vivado报错：[DRC PDRC-34] MMCM_adv_ClkFrequency_div_no_dclk: The computed value 500.000 MHz (CLKIN1_PERIOD, net clk_in1_clk_wiz_NOIP) for the VCO operating frequency of the MMCME2_ADV site MMCME2_ADV_X1Y0 (cell temp_src_inte_top_inst/u_NOIV_Sensor_top/clk_wiz

2021-07-29 23:04:21 4632 2

原创 2021-01-21

modelsim的library中们没有work：问题描述&解决方案：：当修改代码后，需要在modelsim里重新加载修改后的代码才能跑出新的波形，可已在modelsim的library中找到work文件夹，里面是所有.v文件，选中修改后的.v文件，右键，Recompile即可。但有时modelsim里没有work文件夹，可采取如下措施：点击红圈内的Compile按键选择你的.v文件，然后点击Compile,会弹出提示框提示不存在work文件夹，是否新建work文件夹，新建即可。

2021-01-21 16:29:53 3090 2

原创 Vivado仿真报错

在使用Vivado仿真时，打不开仿真界面，并且在elaborate.txt中报错：Module not found while processing module instance [file location].解决办法检查例化模块名称是否不匹配；检查例化模块的输入输出是否和例化的代码一致；...

2020-10-13 17:06:38 5379

原创程序下载到FPGA板子后，VIVADO显示There is no debug cores.原因及解决办法。

程序下载到FPGA板子后，VIVADO显示There is no debug cores.原因及解决办法。可能情况如下：1、没有例化 ILA IP核如果不需要上板抓波形，不使用ILA也行，如果要上板抓波形，在程序里例化一个ILA IP核比较方便，此IP核可以同时抓取多路信号（2018.3版本最多可抓1024路），可以根据信号来设置位宽、深度等参数。2、已经成功例化ILA核，但依然显示There is no debug cores.ILA无法正常启用，有可能是ILA的输入时钟信号不正常，可用示波器看

2020-09-08 14:19:57 14069 3

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