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这篇博客分享了2024年禾赛科技IC验证工程师秋招笔试的内容，包括选择题和简答题，涉及Verilog语法、系统Verilog特性、跨时钟域设计、验证方法学等多个方面。
文章目录
- 前言
- 一、不定项选择题
-
- 1、同步时序电路的状态只在统一的时钟脉冲控制下才同时变化一次，如果时钟脉冲没有到来，即使输入信号发生变化，电路的状态仍不改变
- 2、reg [255:0] mem [31:0];该声明定义了一个位宽为32bits，深度为256的memory
- 3、Verilog语句中，下列哪些语句不能被综合
- 4、关于跨时钟域电路的设计，下列说法正确的是
- 5、SV中关于function和task的说法不正确的有
- 6、以下verilog运算符优先级由高到低正确的是
- 7、关于寄存器模型相关函数，以下说法正确的是
- 8、下列不属于动态数组内建函数的是
- 9、systemverilog语句，已知
- 10、当模块的代码覆盖率达到100%时，下列说法错误的是
- 二、简答题
前言
笔试题型：不定项选择 + 简答
笔试平台：牛客（电脑监控+手机监控）
笔试时间：2h
一、不定项选择题
1、同步时序电路的状态只在统一的时钟脉冲控制下才同时变化一次，如果时钟脉冲没有到来，即使输入信号发生变化，电路的状态仍不改变
A. 正确
B. 错误
2、reg [255:0] mem [31:0];该声明定义了一个位宽为32bits，深度为256的memory
A. 正确
B. 错误
3、Verilog语句中，下列哪些语句不能被综合
A. real
B. force
C. generate
D. initial
4、关于跨时钟域电路的设计，下列说法正确的是
A. 采用单一时钟的电路也可能产生亚稳态
B. 跨时钟域电路一定存在亚稳态
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