qq_41894385的博客

FPGA中找最大值（最小值）的设计思路问题描述小编在实际项目中遇到一个问题，在做关于FFT运算后的频谱特征峰寻找时，需要找到频谱中的最大值。在经过思考后，设计出两种方案来解决这个问题：在数组中从第一个开始，依次比较，寻找最大值；在数组中，相邻的两个进行比较，找到最大值后再进行下一级比较，直到找到最大值。下面详细介绍这两种方法的优略。一、顺序比较通过遍历数组，依次比较，找到最大值。这中设计方式的缺点是必须依次比较，所占用的资源比较大，得到结果的延迟比较长。二、分组比较就是将所有相邻的

FPGA中高时钟频率计数器设计题目描述：在一个高速项目中，我的时钟当时达到了400MHz，在此极高时钟速率下，计时/计数counter-计数器逻辑在综合布局布线时也出现了时序问题，即使是换了加法操作为IP核资源也没有解决问题。那么，程序应该怎样设计才能解决?设想既然时钟问题导致的时序不收敛，那么首先应该考虑能否降低频率，但是又不能改变原始的计数结果。故可以利用流水线的设计思想，用2路cnt计数器来实现计时功能。解决方案：具体设计代码如下：module cnt_ctrl ( input