【DesignWare】DW_lp_piped_mult端口、参数介绍

参考:DesignWare低功耗流水线浮点乘法器

端口介绍

信号名称位宽方向信号描述
clk1IN时钟信号
rst_n1IN异步复位信号,若参数rst_mode=0,则该信号无效
aa_widthIN输入乘数a
bb_widthIN输入乘数b
producta_width+b_widthOUT输出结果product=a×b
launch1IN控制是否开始乘法运算
launch_id1INlaunch有效时,输入数据的id
pipe_full1OUT计算结果处于流水线第n级且accept_n=1时,此信号拉高指示流水线已满,此后即使是有效的a、b也无法被计算
pipe_ovf1OUT流水线溢出的状态标志信号
accept_n1IN指示此模块会流水线式输出计算结果(也就是模块后有fifo接收计算结果),低有效
arrive1OUT输出结果product的有效信号
arrive_idid_widthOUTproduct有效时,指示product对应的输入数据的id
push_out_n1OUT指示流水线中存在有效计算结果,且accept_n使能,提示此时计算结果需要被外部fifo接收,(将结果压入输出FIFO的压使能信号),低有效
pipe_censusMOUT有效输入数据的计算结果处于第几级流水线,(当前流水线中流水线寄存器被占用的数量,M=ceil(log2(in_reg+stages+out_reg)),ceil表示向上取整)

参数介绍

参数名称描述
a_width正整数,默认为8a的位宽
b_width正整数,默认为8b的位宽
id_width1-1024,默认为8launch_id 和 arrive_id 的位宽大小
in_reg0或1,默认为0数据输入端是否包含输入寄存器,0:不包含;1:包含
stages1-1022,默认为4流水线的级数
out_reg0或1,默认为0数据输出端是否包含输出寄存器,0:不包含;1:包含
tc_mode0或1,默认为0做有/无符号乘法,0:无符号;1:有符号
rst_mode0或1,默认为0复位模式,0:异步复位;1:同步复位
op_iso_mode0-4,默认为0用于设置数据路径上的门控逻辑,以实现低功耗。

设计算结果与有效输入之间相差的周期为num_cyc,num_cyc与stages、in_reg、out_reg之间的关系如下:

in_regstagesout_regnum_cyc
0100
1101
0111
1112
0201
1202
0212
1213
num_cyc=in_reg+stages-1+out_reg.
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