解决Quartus.18.0版本 usb bluster插上蓝屏问题

博主分享做EDA课设时解决USB Bluster插电脑蓝屏问题的过程。包括win10系统插入设备无提示、设备管理器有黄色警告等情况,给出更新程序、手动搜索驱动、卸载驱动、重新插入设备等操作步骤,还提及遇到‘哈希值’问题的解决办法。

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最近小白的我做EDA课设,第一天就遇到了特别郁闷的问题——usb bluster插上就蓝屏,最终用了一整个下午解决了这个问题,特来给大家分享一下下。

1、win10版本比较奇怪,usb bluster插进去竟然不会跳出提示!(或者就是小白我的电脑比较奇怪。。。)

2、大致过程就是第一次把usb bluster插进去,很平静,电脑完全没问题,看不出蓝屏征兆,然后你打开“此电脑”,打开“设备管理器”,发现usb bluster有一个黄色警告,好滴,现在在蓝屏路上呢

3、右击,更新程序,接下来,手动搜索驱动!!一定要手动!!

4、他会告诉你安装失败,然后20s之后,你蓝蓝了!

5、没关系,重启,卸载驱动,方法如下:

(1)win+R  键入cmd,打开命令行

(2)键入:pupntil.exe -e

(3)找到你的usb bluster,假如是oem12.inf

(4)键入:pupntil.exe -f -d oem12.inf

ojbk,你删掉了

6、重新插上你的usb bluster,不要接板子!!不要接板子!!

7、重复2-3步

8、如果你足够幸运,你就会成功安装,否则你会出现“哈希值”问题,这是小case

9、打开“设置”,“恢复”,“高级”,重启!”疑难解答","高级“,”设置“,选F7,重启!!

10、重复6-7

11、完美解决!!!!!

 

<think>好的,用户想了解如何使用Quartus II 18.0版本制作数字时钟。首先,我需要确定用户的需求是什么。数字时钟通常包括计时、显示、调整时间等功能,可能还涉及分频器、计数器、显示驱动等模块。用户可能具备一定的FPGA和Verilog/VHDL基础,但需要具体的步骤指导。 下来,我需要考虑Quartus II 18.0的流程。通常FPGA设计步骤包括设计输入、综合、仿真、引脚分配、编译下载。用户可能需要从模块设计开始,比如分频器将系统时钟降到1Hz,然后时分秒计数器,显示模块将BCD码转为七段显示码,再加上按键消抖和调整模块。 用户可能对分频器的实现不太清楚,特别是如何从高频时钟分频到1Hz。需要解释计数器的工作原理,例如50MHz时钟,需要计数到25,000,000次,每次翻转得到1Hz信号。同时,时分秒计数器的进位逻辑也是关键,比如秒到分,分到小时的进位条件。 显示部分可能需要动态扫描,尤其是如果使用数码管的话,需要位选和段选信号,以及BCD到七段码的转换。这里可能需要查找表或者case语句实现。 按键调整部分,用户可能需要通过按键来调整时间,这里需要消抖处理,通常使用计数器来检测稳定的按键信号。状态机可能用于处理不同的调整模式,比如按一次调整小时,再按调整分钟等。 在Quartus中的具体操作步骤,用户可能不熟悉创建工程、添加文件、综合编译、引脚分配、下载到开发板的过程。需要详细说明每个步骤,包括如何创建Verilog模块,设置顶层实体,分配实际引脚对应开发板的时钟、按键、数码管等。 可能遇到的问题包括引脚分配错误,逻辑设计中的时序问题,仿真时计数器不工作等。需要提醒用户进行功能仿真,检查每个模块的输出是否符合预期,特别是分频器的输出和计数器的进位信号。 此外,用户可能需要参考具体的开发板手册,确保时钟频率、引脚编号正确。比如,不同的开发板可能有不同的晶振频率,如50MHz或其他的,分频器的参数需要相应调整。 最后,测试和调试是关键,建议用户逐步测试每个模块,先验证分频器是否正确生成1Hz信号,再测试计数器是否正常递增,最后整合所有模块,确保显示和调整功能正常。</think>在Quartus II 18.0中实现数字时钟的设计可分为以下步骤(以FPGA开发板为例): 一、系统组成模块 $$ \begin{cases} 1. \text{分频器模块} & \text{(将系统时钟分频为1Hz)} \\ 2. \text{时间计数模块} & \text{(时、分、秒计数器)} \\ 3. \text{显示驱动模块} & \text{(数码管动态扫描)} \\ 4. \text{按键控制模块} & \text{(时间调整功能)} \end{cases} $$ 二、详细实现步骤 1. **创建新工程** - File > New Project Wizard - 选择FPGA型号(如Cyclone IV EP4CE6) - 添加新建的Verilog/VHDL文件 2. **分频器设计(Verilog示例)** ```verilog module clk_div( input clk_50M, // 假设系统时钟50MHz output reg clk_1Hz ); reg [25:0] cnt; always @(posedge clk_50M) begin if(cnt == 26'd24_999_999) begin // 50MHz→1Hz clk_1Hz <= ~clk_1Hz; cnt <= 0; end else cnt <= cnt + 1; end endmodule ``` 3. **时间计数模块** - 实现60进制(秒/分)和24进制(时)计数器 - 进位逻辑示例: $$ \begin{cases} \text{秒进位} & \text{当} \quad \text{sec} = 59 \rightarrow \text{min}+1 \\ \text{分进位} & \quad \text{min} = 59 \rightarrow \text{hour}+1 \\ \text{时复位} & \quad \text{hour} = 23 \rightarrow 0 \end{cases} $$ 4. **七段数码管驱动** - BCD码转七段码(建立查找表) - 动态扫描实现(常用1KHz扫描频率) 5. **按键消抖模块** ```verilog module debounce( input clk, input key_in, output reg key_out ); reg [19:0] cnt; // 20ms消抖周期 always @(posedge clk) begin if(key_in != key_out) cnt <= cnt + 1; else cnt <= 0; if(cnt == 20'hFFFFF) key_out <= ~key_out; end endmodule ``` 三、Quartus操作流程 1. **工程设置** - Assignments > Settings > 选择目标器件 - 配置未使用引脚为As inputs tri-stated 2. **引脚分配** - 通过Assignment Editor分配: $$ \begin{array}{|c|c|} \hline \text{信号} & \text{对应引脚} \\ \hline clk\_50M & \text{板载时钟(如PIN\_E1)} \\ seg[6:0] & \text{数码管段选} \\ dig[3:0] & \text{数码管位选} \\ key[2:0] & \text{调整按键} \\ \hline \end{array} $$ 3. **编译与下载** - Processing > Start Compilation - Tools > Programmer - 选择.sof文件,点击Start 四、调试建议 1. 先单独仿真各模块(如用ModelSim) 2. 用SignalTap II逻辑分析仪抓取实际信号 3. 常见问题处理: - 显示闪烁:检查扫描频率是否足够快(建议>200Hz) - 计时不准:校准分频器参数 - 按键失灵:增加消抖时间 五、扩展功能建议 1. 添加整点报时功能 2. 实现闹钟功能 3. 增加日期显示(需扩展计数器) 注意:实际开发需根据具体开发板硬件资源(如数码管类型、按键数量)调整设计,建议参考开发板原理图进行引脚适配。
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