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RSS订阅原创 叨叨叨2——数字ic进阶
与此同时，出现新的问题是有点冗余，由于我每一级流水线的中间数据实际是相同的，只不过我使用了不同时间段的数据，目前还未进一步优化，因为怕影响稳定性。感悟就是，需要积累一些根据不同实际应用情景（不同的优先级）的 rtl 编写策略，同一个功能，同一个流水线方式，侧重点不同，写出来也大不相同。因为我设计了流水线结构，而且做的很粗糙，时序经不起风风雨雨，一旦出现总线暂停等等问题，我这里就出了新的问题。由于我设计上是小白，单纯完成了功能的实现，而且是典型情况下的功能实现。以上均个人见解，仅供参考，不喜勿喷，留存自用。
2024-10-01 19:18:12
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原创 叨叨叨1——数字ic进阶流程（纯属个人见解）
格式统一后就可以放心大胆的大显身手了，代码内容可以分为：信号定义（input/output，中间信号「做条件用的 flag，组合逻辑中间变量 temp，打拍用的 reg」，跟踪状态信号「可能会与自己运算得到自己」等.），组合逻辑（运算），时序逻辑（打拍寄存，条件控制等）（还有一个小问题，我们喜欢用四个空格来对齐，但是 tab 默认8 个空格，修改代码编写工具配置后，又遇到仿真软件也是 8 个空格，有点丑，哈哈，对齐的乱七八糟）解决完 功能验证， PPA，时序等，进行 DC 综合，得到最终网表。
2024-08-15 14:50:20
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原创 秋招——八股
将原来耗用资源巨大、单时钟周期内完成的并行执行的逻辑块分割开，提取出相同的逻辑模块（一般为组合逻辑块），在时间上利用该逻辑模块，用多个时钟周期完成相同的功能，其代价是工作速度被大为降低。在延时过长的组合逻辑路径上插入额外的寄存器，这种方法也称为插入流水线，多用于高度流水的设计中，额外插入的寄存器在保持吞吐量不变的情况下改善了设计的时序性能。树形结构法和上面面积优化提到的串行化是相反的。：在电平同步器的基础上，通过输出端的逻辑组合，可以完成对于信号边沿的提取，识别上升沿，下降沿以及双边沿，并发出相应的脉冲。
2023-10-16 23:59:12
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原创 备战秋招——【器件物理】PN结与MOSFET
PN结由P区和N区组成，在两个区中间会形成空间电荷区，所以会形成内建电场。：当外加正偏压时，会抵消一部分内建电场，使得空间电荷区减小，势垒减小，打破了漂移电流和扩散电流的平衡，使得P区的空穴扩散到N区，N区的电子扩散到P区，漂移电流减小，扩散电流占优势，产生了PN结正向电流。：当外加反向偏压时，会增大势垒，多数载流子越过空间电荷区更加困难，使得漂移电流>扩散电流，但漂移电流是少子电流，所以反向电流很小，PN结关断。
2023-09-19 15:40:52
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原创 备战秋招——【器件设计01】SRAM基本原理
依照停止供应电源是否还能保留数据，分成：易失性与非易失性存储。易失性存储分成 DRAM 和 SRAM。SRAM 更快但价格更贵，所以主存储器多用 DRAM、快取多用 SRAM。非易失性存储分成 ROM 和 Flash。主要用来作为硬盘。Flash 又分成 NOR Flash 与 NAND Flash，现在硬盘多以 NAND Flash 为主。
2023-09-08 11:13:22
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原创 备战秋招03——UART接口电路设计（1）
UART负责处理数据总线和串行口之间的串并转换，并规定了帧格式，只要双方采用相同的帧格式和波特率，仅用两根信号线（RX、TX）就可以完成异步通信。在数据的传输中，信号可能受到一些干扰而产生一些抖动，如果接收端只对这些信号进行一次采样，那么它有可能采样到的是不准确的数据，所以接收端在采样时，通常都要采样多次，然后通过处理获得准确的数据。例如，将UART接口连接到无线模块，可以实现无线数据的传输和通信。可靠性高：UART使用异步通信方式，有一个奇偶校验位，可以在不同的时钟频率下进行通信，具有较高的可靠性。
2023-09-05 15:38:21
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原创 备战秋招02——同步/异步FIFO（1）
例如，当多加一位后，当写指针最高位为与读指针相反（写指针最高位为1)，其他位相同时为满。：写一个数需要2*1/80M=25 ns，写120个需要25*120 = 3000 ns，读一个数需要4*1/50M = 80 ns，则可以读出3000/80 = 37.5个，所以深度为120-37 = 83。：写一个数需要2*1/50M=40 ns，写120个需要40*120 = 4800 ns，读一个数需要4*1/50M = 80 ns，则可以读出4800/80 = 60个，所以深度为120-60 = 60。
2023-09-01 16:02:07
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原创 备战秋招01——建立时间和保存时间
因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在 0 和 1 之间变化，这时需要经过 一个恢复时间，其输出才能稳定，但稳定后的值并不一定是输入值。（同样的时钟产生的多个子时钟之间的延时差异），（同一时钟信号到达两个不同寄存器之间的时间差值）（其中clk1和clk2是两个触发器时钟，Tclk2q是D->Q的传输延迟，Tdp是组合逻辑延迟，Tcycle是时钟周期，Tsu是建立时间，Th是建立时间，slack是时间裕量。
2023-08-31 22:49:01
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空空如也
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