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RSS订阅原创 unraid安装黑群晖虚拟机开机显示 Starting Kernel with USB boot
这个问题是由于你使用的引导（.img文件）中不含你机器的网卡的驱动，所以导致无法启动网卡，所以在群晖助手中出现无法被搜索到的情况。
2022-10-06 17:19:32
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原创 HDLbits Count clock 练习
HDLbits Count clock 练习题目链接：https://hdlbits.01xz.net/wiki/Count_clock.简单来说就是写一个时钟，包含pm、时针、分针、秒针的跳变，12小时制。module top_module( input clk, input reset, input ena, output pm, output [7:0] hh, output [7:0] mm, output [7:0] ss);
2022-01-22 22:22:10
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原创 针对pip更新不成功的问题
针对pip更新不成功的问题出现的错误：出现这个问题的原因是以前的包的bug在新的包里已经修复了。解决办法：1、先将在运行的python平台都关闭2、在你的安装目录打开windows powershell卸载现有pip,使用命令pip uninstall pip3、使用pip show pip检查一下是否卸载完全4、使用命令安装pip，easy_install --upgrade pip，检查是否安装好。......
2021-06-11 22:36:10
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原创 python学习笔记
python学习笔记说明关于变量定义函数列表和元组说明本文面向新手，也是自己入门Python的记录，且看且珍惜。python的一个非常重要的特点就是可读性强和大量丰富的库。关于变量1、和其他语言不同，python不需要在申明变量的时候指定类型。2、单行注释以“#”开头。3、python3中的print函数和python2中不同4、python中的内置函数需要注意。5、help()函数非常重要。定义函数函数以def关键字引入的标头开头。 调用函数时会运行以下代码后面的缩进代码块。retu
2020-06-13 14:59:23
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原创 数字集成电路设计之加法器
基础知识加法器是最常用的运算结构，因此加法器的优化在集成电路的优化就显得极为重要，有两种优化方法。1、逻辑层优化，重新安排一个布尔方程以得到一个速度较快或者说面积较小的电路。2、电路层优化，改变晶体管的尺寸或者电路的拓扑结构。对于一个二进制加法器来说，由二进制全加器的真值表可以得到他的布尔表达式。简单全加器结构二进制全加器真值表这里说一下carry status,简单来说三个状态的区分...
2019-11-27 20:51:59
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原创 uart总线功能模型试验
实验目的本实验的目的是为了一个开源的UART（以下简称op_uart)模块编写总线功能模型，在测试平台对UART模块进行功能验证，在下一个tinycore验证试验，在tinycore中会包含另一个实现方式不同的UART模块，op_uart模块及其BFM可以在tinycore验证试验中反复使用，与tinycore进行通信。总线功能模型的框图如下：UART模块介绍下面将开源UART简称为 op_...
2019-11-26 21:03:40
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原创 关于verilog实例化的介绍
概念当我们完成一个比较完整的系统的时候，通常需要编写一个Testbench来验证自己的设计的功能能否满足设计要求。在这个系统中通常会有一个top模块来连接那些小的模块，verilog通过实例化的方式来完成这些子模块和顶层模块的连接，然后顶层模块可以由此来调用各个子模块。用法调用模块的端口一般有两种方式，一种是位置关联，一种是名字关联，顺序关联不容易漏掉端口，名字关联容易理解（两个相同的名字肯...
2019-11-26 21:00:55
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转载 （最简单）从MIT-BIH ECG 心电数据（.txt）详细的下载过程
1、官方链接 48组心电数据## 标题http://www.physionet.org/cgi-bin/chart2、点击链接后进入如图界面3、Database选择mitdb;toolbox选择“”show samples as text"4、完成以上操作后会出现如下界面5、点击“samples.txt",界面转到文本数据界面如下：6、全选，保存下来。完成...
2019-06-17 20:12:14
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空空如也
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