qq_41143720的博客

原创 verilog仿真常用语法

task是verilog语法中非常重要的子程序之一。task的设计语法和module类似。我们都知道设计module的时候有两种端口申明方式。input xxx;output xxx;endmodule...endmodule所以task也有两种不通的设计风格；input xxx;output yyy;reg yyy;...endtask。