qq_40732875的博客

原创 【无标题】

在使用MATLAB HDL Coder Toolbox的时候，每次新建一个Simulink模型都会重置Verilog代码生成的参数，默认生成VHDL代码，不生成Report，有时候也不需要clk_enable信号，所以需要有一个方便的办法自动批量更改一下。在MATLAB命令行输入： sethdl()，会自动获取当前活动的Simulink模型，然后将输出代码更改为Verilog，生成可跟踪的Report等，读者可以根据自己的需求更改脚本，如果没有活动的Simulink模型则无操作。