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RSS订阅原创 使用Python将MIDI音频转换为ROM文件
该代码可将单轨道的midi文件转换为以最小音符长度为单位的ROM文件（格式为Quartus的mif文件）。
2024-05-31 09:31:26
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原创 基于Verilog的74HC595驱动数码管显示模块
基于Verilog的74HC595驱动数码管显示模块，74HC595是一个8位串行输入、并行输出的位移缓存器：并行输出为三态输出。在SCK 的上升沿，串行数据由SDL输入到内部的8位位移缓存器，并由Q7~Q0输出。
2024-05-10 22:05:43
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原创 基于Verilog的ADC-0809模数转换器驱动模块
基于Verilog的ADC-0809驱动模块，ADC0809 是采用CMOS 工艺制造的双列直插式单片8 位A/D 转换器。（分辨率） 分辨率8 位，精度7 位，带8 个模拟量输入通道，有通道地址译码锁存器，输出带三态数据锁存器。启动信号为脉冲启动方式，最大可调节误差为±1LSB。（转换精度） 。
2024-05-06 11:04:50
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原创 基于Verilog的TCS-230颜色传感器驱动模块
基于Verilog的TCS230驱动模块，TCS230是TAOS公司推出的可编程彩色光到频率的转换器。它把可配置的硅光电二极管与电流频率转换器集成在一个单一的CMOS电路上，同时在单一芯片上集成了红绿蓝(RGB)三种滤光器，是业界第一个有数字兼容接口的RGB彩色传感器。当入射光投射到TCS230上时，通过光电二极管控制引脚S2、S3的不同组合，可以选择不同的滤波器；经过电流到频率转换器后输出不同频率的方波(占空比是50%)，不同的颜色和光强对应不同频率的方波；
2024-05-03 22:38:14
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原创 基于传输门与传输管逻辑的全加器设计
全加器是指对输入的两个二进制数相加（A与B）同时会输入一个低位传来的进位（Ci-1），得到和数（SUM）和进位（Ci）。一位全加器可以处理低位进位，并输出本位加法进位。由于这种晶体管的漏极和源极完全可以互换使用，因此这种电路的输入端与输出端也可以互换，这就是具有信号传输双向特性的传输管。传输管的输入信号可以传输到输出端，同时输出端的信号也可以传输到输入端。半加器是指对输入的两个一位二进制数相加（A与B），输出一个结果位（SUM）和进位（C），没有进位的输入加法器电路，是一个实现一位二进制数的加法电路。
2023-11-16 11:14:57
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原创 基于Verilog的简易咖啡机设计
需求如下所示:自动售咖啡机只售咖啡，咖啡的市场价格3元/杯，可以接收1元和5角钱两种硬币，并且没有找零功能。自动售咖啡机的放杯装置与注人咖啡装置由客户自行提供，这时只需给出控制信号和接受装置返回的状态信号,并且自动售咖啡机的杯子和咖啡缺省状态下认为永远用不完。
2023-04-22 20:28:05
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原创 贪心算法 找零钱问题 (C)语言
例：有币值分别为25分，10分，1分的硬币，需找零30分，怎样找零所需硬币数目最少？#include <stdio.h>//找硬币：对25，10，1分钱，找30分钱。void js1(int,int,int,int);void js2(int,int,int);void js3(int,int);void bdx (void);int i1[3]={0,0,0};int i2[2]={0,0};int i3=0,f1,f2,f3;int main (){ int z,z
2022-04-03 17:37:58
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原创 十进制转任意进制
#include <stdio.h>int qy(int);int sz;int main(){ int sr,ysr; char jg[50],i=0; printf("请输入十进制数与需数制(使用空格间隔)\n"); scanf("%d%d",&sr,&sz); ysr = sr; while (sr/sz!=0){ if(qy(sr)>=10){ jg[i]=...
2022-03-05 19:12:10
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空空如也
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