FPGA零基础学习：基于FPGA的多路选择器设计（附代码）

于 2021-03-15 18:57:47 发布
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分类专栏： FPGA零基础学习系列，初学者必备 文章标签： fpga fpga零基础学习 多路选择器设计
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本文是FPGA零基础学习系列，详细介绍了如何设计和实现二选一及四选一多路选择器。通过Verilog代码和仿真验证，帮助初学者理解FPGA设计基础及多路选择器的工作原理。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

 

FPGA零基础学习：基于FPGA的多路选择器设计（附代码）

大侠好，欢迎来到FPGA技术江湖。本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。

系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在技术学习道路上无比的顺畅，告别技术学习小BUG卡破脑壳，告别目前忽悠性的培训诱导，真正的去学习去实战应用，这种快乐试试你就会懂的。话不多说，上货。

 

多路选择器的设计

作者：郝旭帅 校对：陆辉

多路选择器是数据选择器的别称。在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，也称多路选择器或多路开关。

 

二选一多路选择器

二选一多路选择器的数据输入有两个，分别为dataa和datab。为了能够确定选择那一路数据能够通过，还需要一个选择端（sel&

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资料汇总更新|FPGA软件安装包、书籍、源码、技术文档…（2021.01.04更新）
01-05 6655
今天给大侠带来资料汇总，这是一篇汇总篇，汇总的内容就是，“FPGA技术江湖”公众号从2020年年初开始更新至今（2021.01.04），所有自动回复能获取的软件安装包、书籍、技术文档等，本次更新添加了之前软件安装包的其他不少版本以及不少学习资料。话不多说，上货。其他自动回复获取不了的电子版资料基本都在论坛，可以自行去论坛下载。论坛网址：www.sxznfpga.com说在前面，看着各位大侠在公众号内的回复私信，一顿猛虎操作，然后啥也没有，汇总之前提醒一下，公...
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端午节安康
05-31 169
粽叶包裹逻辑的精巧，赛艇划过时序的浪潮～愿你的代码如龙舟般流畅，每个模块都精准契合时序节拍，RTL设计像糯米般紧密无隙，所有bug都被“粽”筹帷幄的智慧化解！端午佳节，愿FPGA开发之路如艾草般生机盎然，每个项目都能在时序约束里“粽”享成功喜悦。
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母亲节快乐
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在优快云奋斗的FPGA开发者们，我们平日里专注于RTL代码编写、IP核调用和板级调试，在数字电路的海洋中不断探索。但别忘了，在我们身后，母亲始终是最坚实的后盾。她虽不懂DDR的时序校准，却懂得在深夜为你留一盏温暖的灯；她虽不了解FPGA的配置流程，却默默配置好了家里的一切，让你心无旁骛投入技术攻坚。值此母亲节，让我们停下敲击键盘的双手，给母亲送上最真挚的祝福。愿所有母亲平安喜乐，在岁月中优雅从容，母亲节快乐！
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五一国际劳动节快乐
05-01 164
值此五一国际劳动节来临之际，向每一位辛勤耕耘、默默奉献的劳动者致以最崇高的敬意与最诚挚的祝福！无论是奋战在生产一线的工人，还是守护城市运转的服务者；无论是教书育人的教育工作者，还是探索创新的科研人员，你们用汗水浇灌梦想，以奋斗书写华章。衷心祝愿大家在节日里卸下疲惫，享受悠闲时光，收获身心的愉悦与放松。愿未来的日子里，所有努力皆有回响，所有付出皆得硕果，劳动节快乐！
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清明听风雨，最忆是故人！
04-04 90
气清景明，和风而歌。仲暮之交，踏青怀古。
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元宵佳节，代码人生中的温暖团聚
02-12 165
就像元宵佳节，将馅料精心包裹，制作出美味的元宵，我们也在不断雕琢自己的代码，赋予它们解决问题的力量。那些在深夜里与代码相伴的时光，是我们为梦想拼搏的见证，而此刻，在这元宵佳节，让我们暂时放下忙碌，享受这片刻的放松与欢聚。无论是代码难题的攻克，还是新技术的探索，大家的每一次互动都如同元宵夜的灯火，照亮彼此前行的道路。同时，也愿大家在新的一年里，代码无 bug，技术更上一层楼！元宵节至，当代码的逻辑与团圆的温馨碰撞，在这个充满欢乐与祝福的日子里，向每一位热爱技术、投身代码世界的你，致以最诚挚的节日问候！
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金蛇迎春，蛇年大吉
01-28 204
在这辞旧迎新的美好时刻，我们迎来了充满智慧与灵动的蛇年。蛇象征着智慧、灵活与蜕变，愿每一位优快云的朋友在新的一年里，如同蛇般敏锐洞察技术趋势，灵活应对挑战，不断蜕变成长。愿您的代码如蛇行般流畅，项目如蛇蜕般焕然一新，事业如蛇般稳步前行。在这充满机遇与创新的蛇年，愿您收获满满的知识与成就，技术更上一层楼，生活幸福美满。祝大家蛇年大吉，编程无BUG，事业步步高！
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FPGA开发与设计实战
01-08 131
FPGA开发与设计实战。
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源码系列：基于FPGA实时时钟的设计（附源工程）
01-06 162
最初我们通过一个8位的控制指令来选择读写，如果控制指令是单字节模式，连续的8个脉冲上升沿写入，下降沿读出数据，一次只能读取一个字节，如果是突发模式通过连续的脉冲一次性的写完7个字节的时间寄存器也可以一次性的读完8--328位的ram数据。下图是突发读的时序图，此次设计是一个一个的写寄存器，必须写满7个时钟寄存器，然后突发的读，突发读的时候拉高CE，然后不停的读接收数据。各个寄存器的的设置，和每位的表示如下图，从图中我们了解到读写时控制字是多少以及写入寄存器的地址，和写入的8位的时间表示。
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源码系列：基于FPGA的任意波形发生器（DDS）设计（附源工程）
01-06 325
我们用位宽为N位的累加器，假设FWORD为1，要产生一个完整波形的周期则为20ns*2^N,则产生波形的频率=系统时钟/2^N，即Fout = Fclk/2^N,如果FWORD为B，每次步进的间隔提高了B倍，所以计满一个波形周期的时间就缩小了B倍，即频率就提高了B倍。上段所述我们可具体理解为：改变地址的初值（PWORD）就可以改变初始的相位，由于我们设计中，ROM的数据为256，所以PWORD 的值在0~255之间，PWORD= 256*（初始相位/360度）。根据上图可知，我们的设计正确。
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源码系列：基于FPGA的 IIC 设计（附源工程）
01-06 107
我们的控制字为 1010_0000,其中 1010 为 EEPROM 的型号标识，为一组固定的序列，紧接着 A2,A1,A0 就是我们的片选信号，最后一位为读写控制位，低电平代表写，高电平代表读，我们这里首先需要对 EEPROM 写入地址位，所以我们最后一位为 0。本设计用两个按键控制 EEPROM 读写，当写按键按下时，向 EEPROM 某一固定地址写入一个字节数据，当读按键按下时，将该地址数据读出，并显示到数码管，LED 灯是一个标志信号，LED 亮说明数据写入完毕。
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源码系列：基于FPGA的数模转换（DA）设计
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如图1所示：当LOAD为高电平时，数据在CLK的下降沿被锁存至DATA，只要所有数据被锁存，则将LOAD拉低，将数据从串行输入寄存器传送到所选择的DAC。本设计驱动TLC5620将输入的数字量转换为实际的模拟量（电压），通过四个按键控制四路输出的电压变化，每按一次，电压值也随之上升，同时在数码管上也依次显示相应的值（依次为A1,A0,RNG,输入DATA）。由于仿真时间原因，这里只测试按键1按下时的数码管显示，显示为00100，表示通道A，RNG为1，输入数字量为00。RNG：控制DAC输出范围。
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源码系列：基于FPGA的数字电压表（AD）设计
01-06 103
分析时序图可知：当片选信号（/CS）拉低时，ADC前一次的转换数据（A）的最高位A7立即出现在数据线DATA OUT上，之后的数据在时钟I/O CLOCK的下降沿改变，可在I/O CLOCK的上升沿读取数据。比较常见的参考标准为最大的可转换信号大小，而输出的数字量则表示输入信号相对于参考信号的大小。下图为TLC549的访问时序，从图中可以看出，TLC549的使用只需对外接输入输出时钟（I/O CLK）和芯片选择（/CS）、输入的模拟信号（ANALOG IN）的控制。Vref为参考电压值，此处为2.5V。
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喜迎元旦，2025新年快乐
01-01 143
祝大家元旦快乐！
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源码系列：基于FPGA的自动售货机设计（附源工程）
12-30 124
今天给大侠带来基于FPGA的自动售货机设计，附源码，获取源码，请在“FPGA技术江湖”公众号内回复“ 自动售货机设计源码”，可获取源码文件。我们从仿真中可以看到当我们的钱数投够的时候，就给一个买到的标志位，如果投的超过商品的价格，那么我们就给一个买的标志位，然后找回我们投的多的钱。一听饮料需要2.5美元，规定只能投入一美元，0.5美元的硬币。添加图片注释，不超过 140 字（可选）
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源码系列：基于FPGA的串口UART设计（附源工程）
12-30 118
串口通信的两种最基本的方式为：同步串行通信方式和异步串行通信方式。信息位之后则是一个可选的奇偶校验位，它可以是无校验（NONE）、奇校验（ODD）、偶校验（EVEN）中的任意一个，无校验时，信息位之后就是停止位。通过分析上述的数据格式，在本设计中，将波特率设置为9600，起始位设置为1比特，信息位设置为8比特，奇偶校验位设置为0比特，停止位设置为2比特，空闲位设置为1比特。在起始位之后，按照低位首发原则，顺序发送信息位的最低位到最高位，信息位的宽度可以是4、5、6、7、8中的一个；
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源码系列：基于FPGA的红外线遥控系统设计（附源工程）
12-30 223
在设计中分频模块提供所需要的38KHZ的时钟，当按键按下时发送我们的发送模块发送一个给定的数值，我用户码为8'b0，第二段用户码为8'hff，然后发送给定的数据码，和数据反码。上电后我们的设计会发一次我们给定的数据码，然后在接受模块会接受到其发送的数据并在数码管上显示出来,之后我们可以用我们我的遥控键盘来发送数据，接收模块接收显示出来,通过验证我们接收和发送的正确。接受的时,接收到的时序和发送的时序恰恰相反,如发送时先发送9ms的高,4.5ms的低,接收为接收9ms的低电平,4.5ms低电平。
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源码系列：基于FPGA的计算器设计（附源工程）
12-30 115
在日常的生活和学习中，我们经常能用到计算器，计算器的设计可以让我们加深对设计思想以及设计方法的理解，训练实操能力，紧密的联系各模块， 对我们的学习有很大的帮助和提升。下面咱们就来一起看一下。从仿真图中可以看出，在仿真中我们设置的是先按下5，再10，之后2，然后按下等于15.通过观察仿真正确，之后由于设计中我们10是表示加法，那么5 + 2 = 7 ：结果显示正确。本次的设计主要通过矩阵键盘来实现按键的加减乘除运算，通过按下有效键值来当被加数或者被除数等等，按下10 -- 13等数字来表示对应的运算符。
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基于FPGA的CAN总线控制器的设计（附代码）
12-25 543
CAN 总线卓越的特性、极高的可靠性和独特的设计，特别适合工业过程中监控设备的互连，因此，越来越受到工业界的重视，并被公认为是最有前途的现场总线之一。它在报文开始发送，总线电平从隐性值跳变到显性值时同步于 CAN 总线上的位数据流（硬同步），并在该报文的传送过程中，每遇到一次从隐性值到显性值的跳变沿就进行一次重同步（软同步）。今天给大侠带来基于FPGA的CAN总线控制器的设计，包括CAN 总线协议解析以及 CAN 通信控制器程序基本框架、CAN 通信控制器的具体实现、程序的仿真与测试以及总结。
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基于FPGA的FIR数字滤波器设计
12-25 171
通过对目前数字滤波器的几种实现方法的简单分析，本文认为基于FPGA的数字滤波器具有许多优点，本文考虑到信息技术的发展对于数字滤波器的要求越来越高，而目前FIR数字滤波器的性能还不完善，于是选择了基于FPGA的数字滤波器作为主要研究内容，通常滤波器在进行数据处理时用到了卷积运算，在设计中的解决这些乘法运算的思路是将它们转换成加减法，这是目前解决乘法运算的主流思想。在尾数的舍入中采用了基于预测和选择的舍入方法，进一步提高了运算的速度，优化了乘法器的性能。因此，指标的形式一半在频域中给出相位响应和幅度。
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