一周掌握FPGA Verilog HDL语法 day 5

一周掌握FPGA Verilog HDL语法 day 5

今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第五天。

上一篇提到了case语句、循环语句（forever、repeat、while、for）、结构说明语句（initial、always、task、 function）等，此篇我们继续来看编译预处理，结合实例理解理论语法，会让你理解运用的更加透彻。下面咱们废话就不多说了，一起来看看吧。

 

编译预处理

Verilog HDL语言和C语言一样也提供了编译预处理的功能。“编译预处理”是Verilog HDL编译系统的一个组成部分。Verilog HDL语言允许在程序中使用几种特殊的命令(它们不是一般的语句)。Verilog HDL编译系统通常先对这些特殊的命令进行“预处理”，然后将预处理的结果和源程序一起在进行通常的编译处理。

在Verilog HDL语言中，为了和一般的语句相区别，这些预处理命令以符号“`”开头(注意这个符号是不同于单引号“ '”的)。这些预处理命令的有效作用范围为定义命令之后到本文件结束或到其它命令定义替代该命令之处。

Verilog HDL提供了以下预编译命令：accelerate，autoexpand_vectornets，celldefine，default_nettype，define，else，endcelldef