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原创点开这个链接

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2022-04-01 12:51:04 403

原创【保姆级教程】Linux服务器上使用密钥以及notebook进行Python代码调试、实验管理以及工程管理

前置条件一台搭载了Linux系统的服务器（无需图像界面，最好配置好密钥-全文使用密钥访问服务器而非密码，安全性高）一台搭载了Windows的PC以及浏览器连接服务器的操作软件（如PuTTY、MobeXterm、WinSCP）配置第一步：Linux Notebook1、命令行安装以及配置notebook指令（最好保证notebook版本一致），windows直接用Anaconda安装pip install --upgrade jupyter -i https://pypi.douban.co

2021-12-02 16:37:29 2214

原创 Keras中Lambda自定义层保存和多进程训练

Keras中Lambda自定义层的保存前言一、Lambda层如何保存1.Lambda层定义1.Lambda层保存2.多进程训练总结前言记录：如何在Keras同时使用Lambda自定义层以及多进程训练一、Lambda层如何保存1.Lambda层定义Lambda层可以自定义函数(如Truncation)以及函数传参(如clip_value_min, clip_value_max, zero_thld)来构建网络层，代码示例：L1_1 = Lambda(lambda x: Truncation(

2021-11-12 01:05:16 2234

原创 STM32CubeIDE安装以及配置注意事项

STM32CubeIDE安装以及配置注意事项一、安装1.1 描述（重点是免费）1.2 Download From the ST Website1.3 Install By Window二、基本操作（后续补充）2.1 选择工作环境2.2 启动软件并建立工程2.3 打开已有工程（看图）三、配置3.1 中文汉化3.2 主题设置3.3 添加自己定义的.c和.h以及其目录到工程一、安装1.1 描述（重点是免费）STM32CubeIDE是一款一体化的多操作系统开发工具，是STM32Cube软件生态系统的一部分。S

2021-07-31 21:20:13 2511

原创 STM32L0+STM32CubeIDE避坑指南

STM32L0+STM32CubeIDE避坑指南SYSTICK TimerIDE无法直接生成使用HCLK/8作为时钟的SYSTICKSYSTICK TimerIDE无法直接生成使用HCLK/8作为时钟的SYSTICK即使在这里配置Cortex System Timer为HCLK/8也无法改变生成出的工程使用的SYSTICK时钟，在调用HAL_Init->HAL_InitTick->HAL_SYSTICK_Config->SysTick_Config（一层一层解析）时，SysTic

2021-07-27 23:15:00 908

原创 ADS1015使用指南及STM32-M0驱动程序

ADS1015使用指南及STM32-M0驱动程序一、ADS1015简介二、本案例使用软硬件三、重要参数介绍（I/O以及配置模式）3.0 I/O简单介绍3.1 PGA（增益放大器）3.2 ALERT/RDY 引脚3.3 复位3.4 工作模式3.4.1 Continuous-Conversion Mode3.4.2 Continuous-Conversion Mode3.5 低功耗运行（Duty Cycling For Low Power）四、寄存器介绍4.0 简介（四大寄存器地址指针）4.1 Config 寄

2021-07-26 23:20:15 7979 7

原创详解tensorflow_model_optimization——tf.keras量化工具

详解tensorflow_model_optimization——tf.keras量化工具tensorflow_model_optimization是什么？一、如何定义自己的量化配置二、如何量化自己的模型三、如何测试自己的量化模型Referencetensorflow_model_optimization是什么？tensorflow对keras api提供支持的快速量化工具。以下是相关重要函数import tensorflow_model_optimization as tfmot #量化工具包q

2020-11-23 23:09:34 5995 6

原创 Python自动生成verilog testbench的端口（port）

目录0-需要环境1-生成程序1.1-用于转换module port 到 testbench reg and wire1.1.1-代码1.1.2-效果演示1.2-用于例化端口1.2.1-代码1.1.2-效果演示0-需要环境python 3.0 及以上（2.0可能可以）1-生成程序1.1-用于转换module port 到 testbench reg and wire1.1.1-代码#用于转换module port 到 testbench reg and wirefir_space = 18

2020-07-15 12:17:42 1287

原创 [Verilog]如何使用signed wire/reg 进行乘法器设计

如何使用signed wire/reg 进行乘法器设计Index如何使用signed wire/reg 进行乘法器设计纯组合逻辑使用互相独立的输入端口纯组合逻辑使用互相独立的输入端口module name#(parameter LOCAL_PRECISION = 16)( input din_valid, input [LOCAL_PRECISION*4-1:0] din_a, out

2020-07-08 15:10:21 1598

原创 [Verilog]如何使用signed wire

[Verilog]如何使用signedsigned的意义*signed wire**例图*signed的意义通过signed来标识变量（reg或wire）是否通过补码方式表征，其中值得指出的是signed标识wire变量时，wire本质上只是一些连线并无存储功能，所以当它们组合时，wire并不会产生编码逻辑（如unsigned reg连接signed wire时，并不会把原码转换成补码，备注：不推荐不匹配的连接，但可以signed reg连接unsigned wire）signed wire例如，

2020-07-07 18:14:10 3274

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