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RSS订阅原创 C++编程规范（参考Google、华为）
文件名及版权信息1、文件名C++文件名全部都是小写，且单词之间用_分割，如：verilog_parse.cpp2、版权信息所有文件均需要统一格式的版权信息。头文件1、在.h中使用#define来防止头文件被多重包含，并在最后注释出宏的名字命名格式：<PROJECT>_<FILE>_H_#ifndef TIMER_FLOW_H_#define TIMER_FLOW_H_...#endif // TIMER_FLOW_H_2、尽量避免使用前置声明，优先使用#i
2022-04-14 16:04:13
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原创 BNF范式（巴科斯范式）
BNF范式（巴科斯范式） 是一种用递归的思想来表述计算机语言符号集的定义规范。基本结构： <non-terminal> ::= <replacement>non-terminal意为非终止符，就是说我们还没有定义完的东西，还可以继续由右边的replacement，也就是代替物来进一步解释、定义。语法规则：非终结符用尖括号括起。每条规则的左部是一个非终结符，右部是由非终结符和终结符组成的一个符号串。具有相同左部的规则可以共用一个左部，各右部之间以"|"隔开。关键字：
2022-02-28 14:47:48
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原创 《Flex 与 Bison》学习笔记
第一部分 简单了解Flex和Bison1、Flex 和 Bison 简介Flex和Bison（前身分别为Lex和Yacc），是Linux下两个用来生成程序的工具，它们生成的程序分别叫做词法分析器和语法分析器。词法分析把输入分割成一个个有意义的词块，称为记号（token）；语法分析则确定这些记号是如何彼此关联的。举个例子：Flex文件定义pattern（什么是黄豆，什么是绿豆……），输入文件（一袋豆子）通过Flex处理（词法分析），将输入划分为一段段的token（将输入的豆子一个个摘出来），从而执行不同
2022-01-25 16:02:51
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原创 数字IC后端设计技术全局观
RTL+SDC+Library -> 逻辑综合 -> Gate-Level Netlist -> 时序验证（粗略，仅针对setup） -> 形式验证Ⅰ -> （Floorplan -> Placement -> 时钟树综合）（物理实现） -> 形式验证Ⅱ -> （（DRC -> LVS -> Antenna Check）（Physical Verfication） -> STA -> 功耗分析 -> IR Drop ->
2021-12-07 20:37:06
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原创 《数字集成电路物理设计——陈春章》学习笔记
第1章 集成电路物理设计方法1、技术发展三个方面：工艺节点（nm）、逻辑门数（百万门）、晶圆直径（mm、英寸）2.1、展平式物理设计流程（自底向上）：2.2、层次化物理设计流程（自上向下）：每个模块的物理设计过程都是一个完整的展平化物理设计过程，它假定每个模块都是已收敛的黑匣子。层次化物理设计方案的最大优点是它将很大的设计化成多个小设计。3、设计收敛三大部分：数据系统、优化引擎、分析引擎数据系统由读取、处理和储存的功能组成；优化引擎主要指基于算法去实现逻辑优化、布局优化和布线优化的EDA工具
2021-11-30 16:10:53
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原创 Verilog门级描述
1、Verilog设计流程需求分析 -> 功能划分 -> 文本描述 -> 功能仿真（前仿真） -> 逻辑综合（综合，就是在标准单元库和特定的设计约束的基础上，将设计的高层次描述（Verilog 建模）转换为门级网表的过程） -> 布局布线 -> 时序仿真（后仿真）（布局布线后，电路模型中已经包含了时延信息。利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。单元器件的不同、布局布线方案都会给电路的时序造成影响。） -> FPGA/CPLD 下载后调试或 AS
2021-11-30 10:14:27
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空空如也
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