qq_38471068的博客

原创 TL431+光耦反馈电路

这个电路是（12V 给 TL431 和光耦供电，56V 是主输出），R4 是 TL431 的，计算逻辑和普通主输出直供的电路完全不同，核心是给 TL431 提供保底工作电流。

原创 NCP1654学习（二）

电容作为外部低通滤波器，滤除了高频纹波，从而将控制对象从“峰值”转变为“平均”。这个设计非常巧妙，它通过一颗电容，将本质上是峰值电流模式的控制器，“包装”成了性能更优的平均电流模式控制器。输入电压低或轻载时，VMVM​ 低，斜坡起点 VmVm​ 低，到达 VREFVREF​ 需要的时间更长，t1t1​ 变长。当输入电压瞬时值较高、或负载较重时，IMIM​ 较大，VMVM​ 较高，导致斜坡起点 VmVm​ 变高。由于终点 VREFVREF​ 是固定的，起点 VmVm​ 越高，NCP1654不加电容。

原创 NCP1654学习（一）

NCP1654 是一款用于连续导通模式（CCM）功率因数校正（PFC）升压预变换器的控制器。它以固定频率模式、并根据电感瞬时电流，来控制功率开关的导通时间（PWM）。

原创 变压器为什么需要先建立磁场再传递能量

换句话说，励磁电流不直接“送”能量，而是通过间接实现能量从原边到副边的传递。

原创 MOS管GS接个电阻有啥用

MOS 管的栅极电容 Ciss，会和驱动回路的寄生电感（走线、变压器引脚）形成。这是这个电阻存在的最核心意义，也是新手最容易踩的炸机坑。选型红线（绝对不能碰）

原创 MOS管栅极泄放二极管选型

加泄放二极管的目的是加速关断降低关断损耗优先级 1：反向耐压 VRRM（红线参数，不能错）

原创 反激电路RCD吸收回路，各参数怎么设计

MOS 管关断时，DS 极承受的。量产 99% 的反激电源，都用高端钳位 RCD 拓扑（接母线正，稳定性最好），接线逻辑是这个接法里，，也就是「二极管阴极电压 - 母线 VIN+」的差值。稳态 Vclamp举个例子：宽压输入反激，最高母线电压 VIN_max=375V，用 600V 额定耐压的 MOS 管，0.8 降额后是 480V，预留 20V 余量：Vclamp 最大允许值 = 480V - 375V - 20V = 85VVbus_maxVorVds_ratedLlk耐压红线：V。

原创 电源PFC软起相关知识总结

1、为什么需要软起绝大多数电源的输入端，都配有大容量的电解电容 / 薄膜电容（母线电容），用于滤波和稳压。：上电瞬间，未充电的电容等效为「接近短路」，电网电压会直接加在电容两端，产生（比如一个 220V/10A 的工业电源，硬上电浪涌电流可达 200A 以上）PFC 软启动的本质，是强制放缓母线电压的上升速度（降低充电速率 dv/dt），通过电容电流公式 I=C·dv/dt 直接压低母线电容充电所需的电流，同时避免控制环路饱和失控。

原创 峰值电流控制在过零点：从原理到解决方案

原创 为什么峰值电流控制不适合Boost PFC

结论：因为峰值电流控制时THD很大。

原创 峰值电流控制时为什么要加斜坡补偿含公式推导

本文研究了电流模式控制Buck变换器在占空比大于50%时的不稳定问题。通过分析电感电流扰动传播机制，发现扰动会在每个开关周期内被放大（倍增因子α>1）。为解决这一问题，提出采用斜坡补偿技术，即在电流控制回路中加入一个斜坡信号，使得等效电流下降斜率减小、上升斜率增大。理论分析表明，该方法能将倍增因子调整为α=(m2-ma)/(m1+ma)，通过合理选择补偿斜率ma可使α<1，从而消除振荡。文中还给出了具体的补偿电路实现方案，通过比较补偿后信号与参考值来控制开关管关断。

原创 差动电感位移传感器原理分析

是最常见的调幅电路，其输出的信号可以直接无零漂的放大器连接，并且电源的频率可以满足测量系统对于频率的要求。当铁芯在线圈中间位置时，Z1​=Z2​，所以此时输出电压 U0​ 为 0。同理，当铁芯向Z2方向移动时，数值绝对值相等，其正负相反，可以表明铁心的移动方向，理想情况下差动线圈成纯感性，R=0;输出电压为 U0​，当铁芯位于零位位置时，不考虑分布电容误差，设两个线圈的等效阻抗为 Z10​、Z20​，则。根据差动电感位移传感器的原理，铁芯的移动会导致线圈电感的变化，需要设计采集电路（一般为。

原创 深入了解二极管的损耗

摘要：本文分析了二极管的三种功率损耗：正向功率损耗(Pf=VF×IF)、反向功率损耗(Pr)和反向恢复损耗(Prr)，重点指出高温环境下反向电流增大可能导致热失控风险。同时详细介绍了热阻参数(RthJC和RthJA)的使用方法，包括测量标准(JESD51-14/JESD51-2A)和应用场景，强调在热设计中需考虑散热条件、PCB布局对热阻的影响，以及合理选择RthJA值以确保结温估算准确性。通过TO-220FM封装案例展示了结温计算方法，并针对不同PCB设计给出了热阻选择建议。

原创 Exams/ece241 2014 q5a

2.在负数时候，补码是由负数的原码取反之后+1获得（可以理解为：从低位到高位（不包括最高位），当遇到第一个1之后，其余的高位全部取反，最后再加上最高位1）分析： 三个状态：初始状态、接收到第一个1，开始接收取反。举例：原码：1001100。1.正数下，补码就是原码。

原创 Fsm serialdata

现在您有了一个有限状态机，可以识别串行比特流中何时正确接收字节，添加一个数据路径，输出正确接收的数据字节。当done为1时，out_byte必须有效，否则为not。1、像Fsm ps2data 例题输出接收到的三个字节一样，输出赋值必须在时序逻辑中实现，而且必须在next_state 状态下。2、输入bit存储在高位中，所以赋值应写为 a<= {in,a[7:1]},即右移一位。请注意，串行协议首先发送最低有效位。

原创 Fsm serial

【代码】Fsm serial。

原创 Fsm ps2data

此题数据输出值mid_vale 的赋值必须在时序逻辑下。写在组合逻辑下不通过。输出可以写在组合逻辑下。

原创 FSM onehot

【代码】FSM onehot。

原创 Exams/ece241 2013 q4

错误代码 在研究ing。

原创 Lemmings4

【代码】Lemmings4。

原创 Lemmings3

输出两种写法代码：（组合逻辑与时序逻辑）

原创 Lemmings2

除了左右行走以及在颠簸时改变方向外，当ground=0时，旅鼠会摔倒并说“啊啊！当地面重新出现（地面=1）时，旅鼠将恢复向与坠落前相同的方向行走。在跌倒时被撞击不会影响行走方向，在与地面相同的周期中被撞击消失（但尚未下落），或者当地面在仍然下落时重新出现时，也不会影响行走方向。除了左右走动之外，如果脚下的土地消失，莱明斯还会摔倒（大概还会掉下来“啊！分为三个状态 左走 、右走 、跌落。所以类似于蓄水池将跌落设置为2个状态。构建一个有限状态机来模拟这种行为。

原创 Fsm3

注意定义A B C D为 parameter。

原创 Fsm3comb&Fsm3onehot

（简单的状态转换3）以下是具有一个输入、一个输出和四个状态的 Moore 状态机的状态转换表。

原创 Fsm1s

从图中可以看出，输出晚了1拍，假设in从1—>0时状态从A->B，根据第二段组合逻辑判断状态转移 next_state立刻变成了 B。根据第一段 同步时序描述状态转移，则在下一个上升沿到来时 present_state 变为 B。如果case中写pre的话就会晚一个时钟周期。2、三段式书写过程中，第三段 本题既可以按组合逻辑赋值也可以按时序逻辑赋值，但在使用时序逻辑赋值的时候，注意case 中的条件为次态（next_state）。1、三段式 和两段式书写中 状态机第二段 需要写 always@(*)

原创 Fsm1

在两个 always 模块描述方法的基础上，使用三个always 模块，一个always 模块采用。不同于一段式状态机的是，它需要定义两个状态，现态和次态，然后通过现态和次态的转换来实现时序逻辑。用两个 always 模块来描述状态机，其中一个 always模块采用同步时序。为了处理有时间上先后的事件，在FPGA中采用状态机的形式完成事件处理。，描述状态转移规律，另一个。，一个 always 采用。

原创 Rule110

根据公式 ： A + A' = 1;A · 1 = A 得 CR'(L + L') = CR'；红圈 ：LCR' | L'CR' | LC'R | L'C'R。黄圈： CRL' | CR'L' 同理可得 结果为 L'C。所以 红圈可得 CR' | C'R 即为 C^R。所以卡诺图最终结果为 C^R | L'C。因为 X^0 = X。

原创 基于STM32F103ZET6的TM1638点亮

首先配置引脚 PD8,PD9,PD10分别对应 DIO,CLK,STB。CLK与STB引脚配置为推挽输出，DIO设为开漏输出。

原创 Exams/ece241 2014 q7b

为啥等于q0 == 8 还是延一拍。

原创 Exams/m2014 q4k

以上代码是根据逻辑写的，细看好像是循环左移位。

原创 Lfsr32

注意到图中有两个触发器的输入为前级输出与q[0]的异或，这些位置被称为 tap position.通过观察上图，所谓抽头点指的就是第5个，第3个寄存器的输入经过了异或逻辑。位30 至 21 为9.所以 可写为 q[31 : 23 ], q[21] 替换为q[22]^q[0]，,q[20]~q[2] 有19个bit，所以。或者写：q[31:31-9+1],[5:3]是[3],[4],[5]三个bit。此题为 q

原创 Shift18

算术右移将移位寄存器（在本例中为q[63] ）中数字的符号位移位，而不是像逻辑右移那样移入零。考虑算术右移的另一种方法是，它假设被移位的数字是带符号的并保留符号，因此算术右移将带符号的数字除以 2 的幂。构建一个具有同步加载功能的 64 位算术移位寄存器。移位器可以左右移动，移动 1 位或 8 位，由amount选择。需要考虑符号位，右移一位，若符号位为1，就在左边补1,；逻辑右移就是不考虑符号位，右移一位，左边补零即可。例如，8位二进制数11001101分别右移一位。逻辑右移就是[0]1100110。

原创 Count clock

构成hours(01~12)， minutes(00~59) , second(00~59)。Reset信号比enable信号有更高的优先级，即使没有enable信号也可以进行复位操作。（Binary-Coded Decimal‎），用4位二进制数来表示1位十进制中的0~9这10个数码，是一种二进制的数字编码形式，用二进制编码的十进制代码。该计数器通过一个CLK进行计时，用ena使能信号来驱动时钟的递增。reset信号将时钟复位为12：00 AM。信号pm为0代表AM，为1代表PM。

原创 复位电路的亚稳态

直到下一个时钟有效沿到来之后，前一级亚稳态大概率输出稳定（可能为低电平也可能为高电平），使得第二级触发器能够稳定输出，若此时第二级触发器输出高电平，即实现同步释放，若输出为低电平且此时复位信号仍然保持无效状态，则在第三个时钟输出高电平，实现同步释放。是在第二个触发沿到来时，前一级亚稳态输出已经稳定且稳定为高电平情况下的时序，如果在第二个触发沿到来时，前一级输出的亚稳态还未达到稳定，则电路还是处于亚稳态状态（概率不大），所以两级触发器电路并不能完全消除亚稳态问题，但是可以极大改善亚稳态。

原创 FPGA中的亚稳态

综上所述，异步复位同步释放机制解决了异步复位和同步复位固有的缺陷，因此将这种方法作为系统复位是极好的选择。这种模型大部分资料都说的是第一级寄存器产生亚稳态后，第二级寄存器稳定输出概率为90%，第三极寄存器稳定输出的概率为99%，如果亚稳态跟随电路一直传递下去，那就会另自我修护能力较弱的系统直接崩溃。对于复位情况下的亚稳态，常常是由于恢复时间和移除时钟不满足造成的，因此，最常用的处理方式是采用异步复位、同步释放。保持时间就是时钟触发沿到来之后，数据需要保持稳定的最小时间，方便数据被电路准确传输。

原创 Countbcd

因为always 有延一拍的效果，所以在q[3:0]==9的时候，十位计数器使能位置1。那么q[7:4]为什么是在==9的时候呢？在q[11：8] ==0，此时百位使能位置1。为什么q [3:0] 要等于8呢？

原创 Countslow

【代码】Countslow。

原创 Dualedge

【代码】Dualedge。

原创 阻塞赋值与非阻塞赋值

前言： 非阻塞赋值也会有延一拍的现象。阻塞赋值 此时只有out 一个寄存器 仿真图：分析： 首先中间变量in_reg赋值为in前一时刻的值，所以会比输入信号in延迟一拍，而中间变量in_reg和输出信号out却没有延迟一拍的关系了，而是在同一时刻同时变化的，因为我们使用的是阻塞赋值，也就是说只要赋值号右边的表达式的值有变化， 赋值号左边的表达式的值也将立刻变化，所以我们最终看到的结果是中间变量in_reg和输出信号out是同时变化的。根据上面RTL代码综合出的R

原创 时序逻辑-延一拍/打一拍？

如图 15‑5所示最右边的三根红色的竖线表达的就是这种效果，sys_rst_n被拉低后led_out没有立刻变为0，而是当syc_clk的上升沿到来的时候led_out才复位成功，在复位释放的时候也是相同原因。key_in在复位后的第一个时钟的上升沿来到时拉高，我们可以发现此时led_out并没有在同一时刻也跟着拉高，而在之前的组合逻辑中输出是在输入变化的同一时刻立刻变化的。我们这种分析最后的现象完全契合了延一拍的效果（直观上看到的波形是对齐的，其实我们要取的值是时钟上升沿前一时刻得值）