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verilog的取余和除法
用verilog做一个可以将整数的每一个位分离的模块 比如一个两位数分成个位和十位 我用了两种方法1.除法取余assign q=shuzi/1000;assign b=shuzi/100%10;assign s=shuzi/10%10;assign g=shuzi%10;2.除法减法乘法assign q=shuzi/1000;as原创 2017-09-23 21:03:56 · 78146 阅读 · 0 评论 -
verilog简单驱动LCD1602
module lcd1602( //50Mhz clk,rst_n, //input lcd_on,lcd_blon, //output lcd_en,lcd_rw,lcd_rs, lcd_data);input clk,rst_n;ou...原创 2017-10-04 14:54:19 · 3928 阅读 · 1 评论 -
verilogVGA显示太极图案
/*2017.9.19 gy DE2 vga 640x480 60hz ADV7123 D/A 输入时钟50MHz 低电平复位时序： 水平同步参数h 行扫描 同步 后沿 有效视屏 前沿 总时间us 3.8 1.9 25.4 0.6 31.7 计数 96 48 640(l) ...原创 2017-09-22 15:23:29 · 783 阅读 · 0 评论 -
verilogVGA显示一个圆
/*2017.9.19 gy DE2 vga 640x480 60hz ADV7123 D/A 输入时钟50MHz 低电平复位时序： 水平同步参数h 行扫描 同步 后沿 有效视屏 前沿 总时间us 3.8 1.9 25.4 0.6 31.7 计数 96 48 640(l) ...原创 2017-09-22 09:07:39 · 4194 阅读 · 0 评论 -
verilogVGA显示字符
/*2017.9.19 gy DE2 vga 640x480 60hz ADV7123 D/A 输入时钟50MHz 低电平复位时序： 水平同步参数h 行扫描 同步 后沿 有效视屏 前沿 总时间us 3.8 1.9 25.4 0.6 31.7 计数 96 48 640(l) ...原创 2017-09-21 20:04:03 · 1264 阅读 · 0 评论 -
verilog简单驱动VGA
/*2017.9.19 gy DE2 vga 640x480 60hz ADV7123 D/A 输入时钟50MHz 低电平复位时序： 水平同步参数h 行扫描 同步 后沿 有效视屏 前沿 总时间us 3.8 1.9 25.4 0.6 31.7 计数 96 48 640(l) ...原创 2017-09-20 16:14:38 · 1714 阅读 · 0 评论 -
verilog流水灯
module led( clk,rst_n, //50Mhz led_show);input clk,rst_n;output reg [26:0] led_show;//--------------分频1000*1000*25--------------reg [9:0] cnt1;always@(posedge clk or nege...原创 2017-10-02 22:37:26 · 2324 阅读 · 5 评论 -
verilog简单实现串口（精简版）
//uart 2017.10.9 发送接收到的数据 //波特率9600 8个数据位 一个停止位 无奇偶校验module uart( clk, //50Mhz rst_n, //reset rx, //input tx //ouptut );input clk,rst_n...原创 2017-10-09 19:14:57 · 7114 阅读 · 8 评论 -
verilog简单实现串口
//uart 2017.10.7 发送接收到的数据 //波特率9600 一个停止位 无奇偶校验//DE2板子/*rx GPIO_K25 0 left -----txtx GPIO_K26 1 right -----rxGND 右边第6 或者倒数第6*///复位不成功 ????? 复位按键有问题 靠右按即可复位 //特别注意 如果一个条件中同时给一个寄存器赋不同的值 ...原创 2017-10-08 15:58:50 · 3255 阅读 · 0 评论 -
verilog简单驱动sram
//sram input 50Mhz module sram( clk,sw,k, //input sram_we_n,sram_oe_n,sram_ce_n, //output sram_ub_n,sram_lb_n, ...原创 2017-10-06 20:23:57 · 4407 阅读 · 0 评论 -
浅谈二进制转BCD码（加三移位法）
二进制转BCD 加三移位法(网上是这么叫的)1. 为什么不用除法或者取余？ 相对于除法取模来说，占用资源少，少，少。2. 加三移位法的原理（自己的理解） 二进制想要转成BCD码，关键就是其转换为十进制后分离其各个位，每一位用4位二进制表示即可。 如果不转换成十进制如何将其表示为BCD码？ 4位二进制最高表示15原创 2017-09-26 21:03:27 · 15952 阅读 · 4 评论 -
verilog二进制转BCD码(加三移位法)
//数码管显示四位数字 max=8191module smg4( clk,rst_n,shuzi, //input qian,bai,shi,ge //output);input clk;input rst_n;input [12:0] shuzi;output [6:0] qian,bai,shi,ge;reg [3:0]...原创 2017-09-25 21:08:47 · 7746 阅读 · 2 评论 -
Quartus II Shift Register (RAM-based) 详解
1.建立 左边选择Shift Register 使用什么芯片 右上就选什么 选择语言 还有工程路径和名字2.配置 端口 1bit 三个tap 抽头 每个独立分组 每个间距是3 即3X3的一位寄存器 创建时钟使能端口 和 异步清零端口 配置完直接finish就可以 3.仿真调试 1.代码module cs( inpu...原创 2018-05-02 15:40:31 · 7297 阅读 · 0 评论