horizon_ys的博客

状态机（State Machine）状态机概念​  有限状态机（Finite State Machine，简称FSM）：在有限个状态之间按一定规律转换的时序电路。状态机模型​  Mealy 状态机                     (图片来自正点原子PPT)​ Moore 状态机                     (图片来自正点原子PPT)​  Mealy状态机产生输出的组合逻辑与输入有关，而Moore状态机参数输出的组合逻辑与输入无关。状态机设计​  要写出完整的三段式

Verilog高级语句结构语句initial 和 always​  initial语句在模块中只执行一次。常用于测试文件的编写，用来产生仿真测试信号（激励信号），或者用于存储器变量赋初值。​  always语句一直不断重复，必须和一定的时间控制相结合。initial begin sys_clk <=1'b0; sys_rst_b <=1'b0; touch_key <=1'b1; #20 sys_rst_n <=1'b1;

Verilog程序框架模块的结构​  Verilog基本设计单元**“模块”(block)**​  模块由两部分组成，一部分描述接口，一部分描述逻辑功能​  每个Verilog程序主要包括4个部分：​ 端口定义、IO说明、内部信号声明、功能定义module block(a,b,c,d);// 模块名（端口定义） //端口描述 intput a,b; output c,d; //功能定义 assign c = a | b; assign d = a & b;

Verilog基础语法逻辑值​  逻辑0： 表示低电平，对应电路GND​  逻辑1：表示高电平，对应电路VCC​  逻辑X：表示未知，输入端存在多种输入情况，可能是高电平，也可能是低电平​  逻辑Z： 表示高组态，外部没有激励信号，是一个悬空状态数字进制格式 一般常用二进制(b)、八进制(o)、十进制(d)和十六进制(h) 二进制：4’b0101->4位宽的二进制数值 0101 十进制：4’d2 ->4位宽十进制数值2（表示二进制0101） 十六进制：4’ha ->表