设计实例11-打卡题

Iam柒年

于 2022-08-24 14:30:07 发布

阅读量392

点赞数

分类专栏：设计文章标签： verilog 芯片

本文链接：https://blog.youkuaiyun.com/qq_37884273/article/details/126500438

版权

本文详细介绍了使用Verilog设计四选一多路器、两个级联的逻辑操作、奇偶校验功能以及移位乘法的方法。在四选一多路器中，通过组合逻辑控制输出信号。级联部分描述了在使能下输出信号翻转的逻辑。奇偶校验功能用于检查输入信号的奇偶性，并作为检验使能。移位乘法部分阐述了如何在每次输入一个数后输出相应的乘法结果。参考博客和牛客刷题平台提供了更多实践资源。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

四选一多路器

要求输出信号是wire型，使用组合逻辑

`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
//*************code***********//

assign mux_out = (sel==2'h0)? d1:(sel==2'h1)?d2:(sel==2'h2)?d2:d0; 

//*************code***********//

endmodule

两个`T触发器`级联

T触发功能是，在T使能下，输出信号翻转，否则保持，然后将两个T级联

`timescale 1ns/1ns
module Tff_2 (
input wire data, clk, rst,
output reg q  
)

最低0.47元/天解锁文章

设计实例11-打卡题

四选一多路器

两个T触发器级联

两个`T触发器`级联