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RSS订阅原创 车规级高可靠性DMA控制器（G-DMA）架构设计--第二章 IP核心架构设计 2.3 流控制内部时序图
这些内部时序设计确保了G-DMA在各种复杂的汽车电子应用场景中都能提供高性能、高可靠性、高安全性的数据搬运服务，完全满足ASIL-D级别的车规要求。延迟阈值：4 ≤ buffer_free < 8。FIFO深度≥阈值2 AND 1<剩余数据≤BURST_LEN。突发阈值：buffer_free ≥ 16。暂停阈值：buffer_level < 4。拒绝阈值：buffer_free < 4。暂停阈值：buffer_free < 4。延迟阈值 ≤ buffer_free < 立即阈值。
2025-12-15 11:34:35
839
原创 车规级高可靠性DMA控制器（G-DMA）架构设计--第二章 IP核心架构设计 2.2 核心子模块分解
该模块的设计充分考虑了车规级应用的特殊要求，在提供强大配置能力的同时，确保系统的安全性和可靠性。配置寄存器组是G-DMA与软件交互的主要接口，负责存储所有通道配置参数、状态信息和控制命令。REQ_FWD_CFG: 请求转发配置。PROTOCOL_CFG: 协议配置。REQ_SRC_SEL: 请求源选择。SAFETY_CFG: 安全机制。REQ_PRI: 请求优先级。MPU_CFG: MPU配置。E2E_CFG: 端到端保护。CH_CTRL: 通道控制。CH_STAT: 通道状态。
2025-12-15 09:57:57
885
原创 车规级高可靠性DMA控制器（G-DMA）架构设计--第二章 IP核心架构设计 2.1 顶层系统架构
车规级G-DMA控制器采用模块化、分层式架构设计，以实现高性能、高可靠性、高安全性的数据搬运需求。这种架构设计使G-DMA能够满足下一代智能汽车电子系统的苛刻要求，为自动驾驶、智能座舱、底盘控制等应用提供强大的数据搬运能力。在后续章节中，我们将深入探讨每个子模块的详细设计，包括数据路径、控制逻辑、安全机制、请求系统等关键组件。AXI4-Lite从接口。功耗 200-300mW。功耗 50-200mW。64/128/256位。请求管理系统详细视图。JTAG/SWD接口。
2025-12-13 11:42:27
797
原创 车规级高可靠性DMA控制器（G-DMA）架构设计--第一章 设计需求与规格定义 1.4 设计规格清单
本章节详细列出了G-DMA的所有设计规格，特别加强了请求系统的描述，涵盖硬件接口、功能特性、性能指标、安全机制、功耗面积、软件支持、环境可靠性等各个方面。本节按照硬件、软件、安全、性能四个维度详细列出所有技术规格。这种先进的请求系统使G-DMA能够适应从简单的单通道数据传输到复杂的多DMA协同数据处理等各种应用场景，为下一代智能汽车电子系统提供了强大的数据搬运能力。车规级G-DMA设计了一个高度灵活和可扩展的请求系统，支持复杂的多请求源管理和请求转发机制，以适应汽车电子系统中多样化的DMA触发需求。
2025-12-13 11:35:00
812
原创 车规级高可靠性DMA控制器（G-DMA）架构设计--第一章 设计需求与规格定义 1.3 系统级设计目标
G-DMA的设计遵循"适度冗余、智能调度、弹性配置"的原则。通过可配置的架构和智能的管理策略，G-DMA能够在不同应用场景下自动调整工作模式，在保证功能安全和可靠性的前提下，实现性能、功耗、成本的最佳平衡。这些系统级设计目标构成了G-DMA的完整设计规范，为后续的架构设计、实现和验证提供了明确的指导方向。本节从性能、实时性、可靠性、功耗、成本五个维度出发，定义G-DMA的量化和可验证的设计目标，确保设计方向明确且可执行。动态功耗 <250mW。总线利用率 >85%总功耗 <300mW。
2025-12-13 11:07:35
815
原创 车规级高可靠性DMA控制器（G-DMA）架构设计--第一章 设计需求与规格定义 1.2 车规级标准与合规要求
这些标准不仅是产品准入的门槛，更是确保车辆在整个生命周期（10-15年，数十万公里）中安全可靠运行的基石。G-DMA设计必须在架构阶段就全面融入这些标准要求，通过系统性的安全机制、可靠性加固和网络安全防护，确保在严苛的汽车环境中稳定可靠运行15年以上。这意味着G-DMA在1亿小时（约11415年）的运行中，因随机硬件故障导致违反安全目标的概率不超过1次。这些合规要求不仅增加了设计的复杂性，也带来了显著的竞争优势——符合车规标准的DMA IP将成为自动驾驶、电动化等前沿汽车技术的关键使能组件。
2025-12-13 10:38:52
724
原创 车规级高可靠性DMA控制器（G-DMA）架构设计--第一章 设计需求与规格定义 1.1 核心驱动力与应用场景
当前汽车产业正经历从向的根本性转变。：L3+级自动驾驶系统单传感器模组数据率已突破1Gbps，整车传感器峰值数据汇聚速率超过10Gbps。传统“CPU中断+软件搬运”模式在此数据规模下已不可行，CPU负载将超过80%，无法承载核心算法任务。：底盘控制（制动、转向）的闭环响应延迟要求低于1ms，动力系统的PWM更新需亚微秒级精度。通用DMA的非确定性仲裁和存储访问延迟已无法满足硬实时约束。：ISO 26262 ASIL-D等级要求单点故障度量（SPFM）≥99%，潜在故障度量（LFM）≥90%。
2025-12-13 10:31:45
778
原创 基于Cortex-M3 SoC的eFuse模块--实现与验证考量
本章详细阐述了eFuse模块在Cortex-M3生态系统中的实现与验证考量，涵盖了从设计验证到硅后测试的全过程。
2025-12-10 15:31:17
833
原创 基于Cortex-M3 SoC的eFuse模块--编程流程
最小权限原则：每个操作仅获得完成任务所需的最小权限深度防御：多层安全措施，单一层的失效不应危及整体安全原子性保证：关键操作要么完全成功，要么完全失败，无中间状态完整可审计：所有操作必须有完整的、防篡改的审计追踪故障安全：任何故障都应使系统进入已知的安全状态持续验证：操作前验证输入，操作中监控过程，操作后验证结果通过实施本章描述的完整编程框架，可以在Cortex-M3系统中安全、可靠地管理eFuse编程操作，确保系统的长期安全性和可靠性。
2025-12-10 15:10:00
1116
原创 基于Cortex-M3 SoC的eFuse模块--系统架构
本章详细阐述了eFuse模块在Cortex-M3 SoC中的完整集成架构，从宏观系统定位到微观信号时序，从硬件电路实现到安全状态机设计。多层次安全架构：通过总线防火墙、MPU、专用安全通路构建纵深防御精确的时序控制：读取和编程操作需要纳秒级精度的时序控制分离的数据通路：区分软件访问通路和安全硬件访问通路，防止密钥泄露可靠性设计：包含BIST、ECC、冗余等机制确保数据完整性电源域隔离：高压电路独立供电，防止噪声干扰核心系统。
2025-12-10 14:31:35
916
原创 基于Cortex-M3 SoC的eFuse模块--设计原理与单元
特性多晶硅熔丝反熔丝编程机制电流致电迁移熔断电压致介质击穿编程后状态高阻（开路）低阻（通路）典型编程条件高电流（~50mA）， 中压（~3.3V）高压（~7-10V）， 小电流读取难度较易（检测大电阻变化）较难（需分辨小电阻差异，易受接触电阻影响）面积较大（需承受大电流的导线）较小（类似电容结构）与CMOS工艺兼容性好， 标准逻辑工艺增加少量掩膜需要额外的介质层或工艺调整长期数据保持极佳（物理断开）良好， 但导电细丝可能因电迁移缓慢退化对专家的严谨声明。
2025-12-10 14:07:54
454
原创 基于Cortex-M3 SoC的eFuse模块--定位与用途
在资源受限、以确定性和可靠性为首要目标的Cortex-M3生态中，eFuse模块扮演着“硬件信任根”、“密码学基石”、“身份护照”和“生产档案”四位一体的关键角色。它并非用于存储频繁变更的用户数据或代码，而是专门用于固化那些决定芯片身份、安全策略、基础性能和最终商业形态的元信息。将系统的某些关键安全属性和配置，从“可被软件修改的状态”提升为“物理硬件的事实”，从而在MCU级别构建起一个坚实、可信的硬件基础层。任何对此层信息的攻击，都必须付出物理破坏芯片的极高代价，这正是eFuse价值的最严谨体现。
2025-12-10 14:02:18
678
原创 基于Cortex-M3的PMU架构--关键设计点
面对质疑时，我们不仅提供"是什么"和"怎么做"，更重要的是提供"为什么"——基于第一性原理的科学解释，结合充分的实验验证和经济效益分析。这种全面的技术辩护体系，确保本PMU设计既能通过最严格的技术评审，也具备实际商业成功的坚实基础。，从第1章的科学设计原则，到第8章的质疑应对，形成了一个完整、闭环、可验证的PMU设计体系。：在极端温度下，ADC、温度传感器等监测电路的精度如何保证？：在工艺、电压、温度变化下，复杂的状态机时序如何保证确定性？：如何保证模拟/射频电路在强大数字开关噪声下的正常工作？
2025-12-09 09:21:11
948
原创 基于Cortex-M3的PMU架构--可验证性与可测试性设计
可验证性与可测试性设计不是芯片设计的附加项，而是设计过程的核心组成部分。通过系统化的验证策略、先进的验证方法学和全面的测试架构，本PMU设计确保了从概念到硅片的每个阶段都有充分的验证证据。这种严谨的验证方法不仅减少了流片风险，更重要的是建立了对设计正确性的高度信心，为产品的成功商用奠定了坚实基础。Cortex-M3调试单元。，整合所有章节的关键创新。以太网/Wi-Fi接口。
2025-12-09 09:15:10
941
原创 基于Cortex-M3的PMU架构--低功耗架构
低功耗架构创新不是单一技术的突破，而是多层次、多维度、系统性的优化。通过从物理原理出发的理论指导，结合实际工程约束，本设计实现了从nW到W全功率范围的高效管理。这些创新不仅提供了显著的功耗降低，更重要的是建立了可扩展、可验证的低功耗设计方法论，为未来更极致的能效优化奠定了坚实基础。Level 3: 百毫瓦域。Level 0: 常开域。Level 1: 微瓦域。Level 2: 毫瓦域。Cortex-M3核心。深度反向偏置-0.5V。
2025-12-09 09:11:41
1032
原创 基于Cortex-M3的PMU架构--全面的监测与管理系统
本监测管理系统基于坚实的理论基础，采用多层次、多模态的设计方法，实现了对PMU状态的全面、准确、实时监测。通过先进的故障诊断算法、智能的能量管理策略和完善的自校准机制，不仅满足了当前的技术要求，还为未来的技术发展奠定了基础。，重点介绍如何通过架构级、电路级和系统级优化，实现极低功耗的PMU设计，特别是在待机和睡眠模式下的功耗优化策略。：一个系统是可观测的，当且仅当通过有限时间的输出测量能够唯一确定系统内部所有状态。处理层: 信号处理与特征提取。应用层: 监测管理与决策。16位Σ-Δ ADC。
2025-12-09 09:01:08
831
原创 基于Cortex-M3的PMU架构--电压调节架构
在不同负载条件下自动选择最优工作模式，实现全负载范围内的效率最大化。，包括电压/电流/温度监测、故障检测与保护、能量管理等关键技术。第三级: 后滤波噪声抑制。第二级: 功率级噪声抑制。第一级: 参考源噪声抑制。现代电源管理系统采用。
2025-12-08 20:03:30
904
原创 基于Cortex-M3的PMU架构--电源时序设计
详细阐述如何实现高精度、高效率、快速响应的电压调节，包括Buck转换器、LDO的设计要点，以及动态电压调节策略。顺序关闭AVDD_PLL, AVDD_ADC等。阶段4: 记录 (1µs-10µs)阶段3: 恢复 (50ns-1µs)阶段2: 响应 (20-50ns)Level 5: CPU恢复执行。阶段1: 检测 (0-20ns)Level 3: 核心电源启动。Level 4: 外设电源恢复。Level 1: 常开域准备。Level 2: 时钟恢复。软关断，保持SRAM电源。ACTIVE状态子状态。
2025-12-08 19:59:31
667
原创 基于Cortex-M3的PMU架构--多电源域供电框架图
详细阐述各电源域的上电/下电时序、模式切换机制以及时序验证方法，确保系统的稳定启动和安全关断。LDO组1: GPIO/定时器。LDO组3: DMA/外设。Level 3: 可选域。Level 2: 功能域。Level 1: 核心域。Level 0: 常开域。锂电池 2.8-4.2V。外部电源 3.3V/5V。Cortex-M3核心。LDO组2: 通信接口。Cortex-M3核心。32kHz晶体振荡器。第三阶: 终端调节级。第二阶: 中间分配级。
2025-12-08 19:53:54
824
原创 基于Cortex-M3的PMU架构--科学设计原则与设计目标
本章建立了PMU设计的科学基础和量化目标，为后续详细设计提供了明确的指导原则和验收标准。这些原则和目标不是孤立的，它们相互关联、相互制约，共同构成了一个完整的设计框架，确保最终设计既满足功能需求，又具备工程可实现性和商业可行性。在性能、成本和可靠性的平衡中，可靠性永远享有最高优先级。效率是电源系统的核心指标，必须分模式、分负载明确定义。静态电流决定系统待机时间，是IoT设备的关键指标。无法观测的系统无法验证，无法验证的系统不可信任。设计必须支持产品线的演进和不同应用场景的需求。电源管理系统的首要原则是。
2025-12-08 19:51:56
730
原创 基于Cortex-M3的PMU架构--概述
在tape-out前，组织一次"设计评审委员会"，邀请领域专家从系统架构、模拟设计、数字验证、应用工程等角度进行多轮质询，确保设计经得起最严格的质疑。这个设计不仅能满足Cortex-M3 SoC的需求，其架构还可扩展应用于更复杂的多核系统，体现了面向未来的设计理念。这个PMU设计体现了。
2025-12-08 19:47:33
870
原创 Cortex-M3 安全启动完整流程与机制详解
机制防止任何对Flash数据的非法修改。这种机制不仅保护了代码的完整性和真实性，还通过防回滚、运行时保护等机制提供了深度防御，是现代嵌入式系统安全的基石。建立了一个从芯片制造到应用运行的全生命周期安全框架。HSM作为硬件安全核心，通过。Cortex-M3的安全启动流程通过。加载一级Bootloader头部。加载一级Bootloader。验证一级Bootloader。一级Bootloader运行。调用HSM验证应用固件。应用调用HSM安全服务。计算应用哈希，验证签名。HSM优先启动，自检。
2025-12-06 17:21:19
1175
原创 第六部分：贯穿始终的支持流程
它们贯穿整个产品生命周期，确保所有技术活动在受控、可追溯、高质量的环境下进行。下图展示了五大核心支持流程如何与主开发流程交互，形成贯穿始终的质量和过程控制网络。的支持体系，确保项目即使在高度复杂的开发环境中也能保持可控性和可预测性。，为项目提供必要的治理、质量保证和风险控制。配置需求管理工具(DOORS/Polarion)提交项目最终报告(含所有支持流程数据)提供配置支持(分支/合并/基线)评估变更影响(成本/进度/质量)管理需求属性(状态/优先级)项目正式关闭，支持流程完成。支持流程是芯片开发项目的。
2025-12-06 09:15:50
317
原创 第五部分：系统集成、发布与客户支持阶段
的闭环管理，确保从工程完成到客户成功应用的无缝过渡。下图展示了从系统集成到长期支持的全流程，突出了跨团队协作和客户交互的关键节点。交付和支持流程，确保顶尖客户能够快速、成功地集成和应用。本阶段的质量直接决定了产品的市场接受度、客户满意度和长期商业成功。所有交付物必须使用公司标准模板，在配置管理工具中创建基线，并通过电子签核流程。的关键转换点，目标是将经过充分验证的芯片技术栈（硅、SDK、文档、参考设计）3. 验证芯片+SDK+参考设计的兼容性。2. 验证所有交付物的完整性与一致性。
2025-12-06 09:13:01
584
原创 第四部分：硅后验证与特性测试阶段
的测试策略，从基础的电气特性到复杂的系统应用，从实验室环境到严苛的可靠性应力测试。下图展示了从芯片回片到最终确认的完整测试流程与协同机制。，确认其功能、性能、可靠性、安全性和长期稳定性完全满足设计规格和客户要求。所有交付物必须使用公司标准模板，在配置管理工具中创建基线，并通过电子签核流程。所有测试结果将成为产品发布、客户交付和质量保证的。：评审会议产生的所有行动项均已关闭或纳入正式跟踪。的决定性阶段，目标是对流片返回的实际芯片进行。- 记录Gate 4评审结果与所有行动项。2. 验证所有API功能与性能。
2025-12-06 09:12:17
619
原创 第三部分：实现与硅前验证阶段
确保代码质量、验证进度和设计目标同步推进。下图展示了本阶段的完整实现与验证流，突出了代码开发、静态检查、动态验证和缺陷管理的闭环。本阶段必须建立从代码到验证的完整证据链，为顶尖客户的审计提供充分依据。，确保RTL设计在功能、性能、功耗、可靠性等方面完全满足需求规格。所有交付物必须使用公司标准模板，在配置管理工具中创建基线，并通过电子签核流程。：评审会议产生的所有行动项均已关闭或有明确的完成计划。运行: Lint/CDC/形式验证。创建RTL/SDK/验证基线。组织Gate 3正式评审会。
2025-12-05 17:44:01
811
原创 第二部分：架构与详细设计阶段
本阶段通过严格的并行设计和评审机制，确保硬件、软件、验证、文档四个维度的设计始终保持同步和一致。下图展示了本阶段的完整设计流，突出了各团队间的交互和依赖关系。，确保所有设计决策都有据可依，且能够完全满足上一阶段建立的系统需求。本阶段产出的质量直接决定了实现阶段的效率和最终产品的可靠性。这是一个从"做什么"到"怎么做"的关键转换阶段，需要。4. 制定《时钟/复位/电源架构规范》1. 制定《芯片微架构设计文档》1. 制定《SDK详细设计文档》5. 制定《DFT设计策略》3. 制定《驱动层设计规范》
2025-12-05 17:37:49
1214
原创 第一部分：需求、规划与定义阶段
上图中 C as 客户/市场，PM as 项目经理， SE as 系统工程师， SA as 安全架构师，ARCH as 系统架构师， VER as 验证团队， SW as 软件团队，HW as 硬件团队。本阶段包含从需求输入到基线产出的完整流程，涉及多个团队协同。以下是该阶段的核心流程序列图，展示了参与方、活动序列、产出物及其流转关系。所有活动必须产出机器可管理、人员可执行的文档化成果，确保从"客户想要什么"到"我们要做什么"的转化过程。本阶段的质量是项目成功的绝对基石。
2025-12-05 17:28:03
1108
原创 第〇部分： 总则与质量管理体系
本体系要求所有项目必须集成以下行业及内部标准，形成可执行、可检查的作业指导。该框架强调“V模型”开发、阶段门控与持续集成。为实现上述方针与目标，本体系建立了一个以。总输入: 市场需求/客户需求。RTL/FPGA/SDK开发。顶层质量管理与支持流程。SDK/软件架构设计。
2025-12-05 16:30:56
812
原创 面向高可靠需求的芯片全流程开发、验证与交付标准大纲
这一物理现实检验环节，强制驱动SDK和文档的最终一致性，从而向顶尖客户交付具备“零缺陷”可信度的完整解决方案。：本大纲构建了一个从概念到报废的闭环质量流程。
2025-12-05 16:22:10
1007
原创 寄存器系统的双重人格
选择性banked化策略：不是所有寄存器都banked化，而是基于安全敏感度和访问频率进行智能选择零延迟切换架构：通过硬件多路选择器实现即时状态切换分层安全设计：寄存器、缓存、内存多层次安全隔离的协调设计这些创新使TrustZone-M在安全性和性能之间达到了最佳平衡点。
2025-12-04 19:55:33
762
原创 处理器状态的三维模型
安全架构多样化单特权级模型：安全和非安全都运行在特权模式双特权级模型：安全特权+非安全非特权完全隔离模型：安全非特权+非安全非特权+特权监控器资源分配精细化安全世界可运行用户态应用（安全非特权线程）非安全OS仍可拥有完整特权异常处理可根据安全级别分流系统演进平滑性非安全代码无需修改即可运行安全功能可逐步添加状态模型向后兼容传统MCU。
2025-12-04 19:44:10
720
原创 Cortex-R52+ 架构深度解析与国产芯片实战
本文详细解析了Cortex-R52+架构在国产芯片中的应用，涵盖基础开发环境搭建、核心架构理论、关键子系统实战、功能安全认证及高级调试优化五大模块。重点包括ARMv8-R特性分析、国产芯片选型、GICv3中断处理、Cache配置优化以及符合ISO 26262 ASIL D的安全设计。通过汽车电子稳定控制（ESC）和电池管理系统（BMS）两个完整项目，展示锁步核机制、ECC保护等安全技术在工业场景的落地应用，并提供功能安全认证的全流程指导。全文系统性梳理R52+开发知识体系，兼具理论深度与实践价值。
2025-11-19 14:03:10
826
原创 RISC-V RV32MCU 架构、启动与运行机制深度剖析
摘要： 本文深入剖析RISC-V RV32MCU的架构与运行机制。第一部分解析RV32IMC指令集、启动流程（复位向量、内存初始化等），通过实践演示链接脚本与启动代码调试。第二部分探讨时钟配置（mtime机制）、中断处理（ECLIC架构）及计时器应用，结合GPIO中断等实例。后续章节将覆盖内存保护（PMP/IOPMP）与低功耗管理（WFI指令、睡眠模式），提供从基础到实战的全方位指导，助力开发者掌握RISC-V嵌入式系统设计与优化。
2025-11-19 09:39:08
691
原创 Arm Generic Interrupt Controller v3 and v4（GICv3v4）学习（二）
该博客主要为个人学习，通过阅读官网手册整理而来（个人觉得阅读官网的英文文档非常有助于理解各个IP特性）。若有不对之处请参考，以官网参考文档为准。Arm Generic Interrupt Controller v3 and v4学习一共分为三章，这是第二章。
2024-01-19 17:04:50
799
原创 Arm Generic Interrupt Controller v3 and v4（GICv3v4）学习（一）
该博客主要为个人学习，通过阅读官网手册整理而来（个人觉得阅读官网的英文文档非常有助于理解各个IP特性）。若有不对之处请参考，以官网参考文档为准。Arm Generic Interrupt Controller v3 and v4学习一共分为三章，这是第一章。
2024-01-14 17:28:30
2335
原创 Armv8-R AArch32 architecture概念学习
当一个虚拟中断被停用(deactive)时，可以对其进行配置，即当该虚拟中断被停用时，相应的物理停用消息也会发送给GIC分发器。系统寄存器使用一种标准的命名格式，.，来识别特定的寄存器以及寄存器内的控制位和状态位。例如，寄存器可能提供有关core已采取的abort exception的综合信息，或提供一个启用或禁用缓存的控制。程序状态寄存器包括当前程序状态寄存器（CPSR）、应用程序状态寄存器（APSR）和已保存的程序状态寄存器（SPSR）。
2024-01-09 20:57:56
2010
原创 AArch64 Exception Model学习
一节中提到的，异常到达的向量已经提供了关于异常时处理器状态的信息。例如，由于异常在异常输入和退出期间应该被屏蔽，因此向量表“使用SP_ELx时来自当前EL的异常（Exception from the current EL while using SP_ELx）”区域中的代码只会在异常情况下被触发。例如，如果中断在EL1中被屏蔽，并且一个中断被路由到EL2，那么EL1掩码将不会影响EL2的操作。在几乎所有的情况下，中断控制器都与系统中的AArch64处理器配对，用于整理、优先级排序和处理所有的中断。
2024-01-09 18:59:36
1395
STM32F4驱动GPS(寄存器版)
2022-03-10
STM32F4驱动MPU6050
2022-03-07
嵌入式开发常用的一些软件
2022-03-07
应用随机过程期末试题（适合电子科技大学信通学院）
2020-12-18
电子科技大学现代数字信号处理课后习题（仿真代码+整理word）
2021-12-14
电子科技大学多源信息融合（平时作业+综合设计）
2021-12-14
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