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RSS订阅原创 2020-10-09
调试v7直连switch，使用1g pcspma核，发现有概率数据全乱，无法连上，但vio指示有概率可以连上数据，在一通瞎操作后发现，power down后重启可恢复
2020-10-09 10:14:53
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原创 2020-09-01
ad9173ebz调通，主要问题是xilinx ip核的某些部分可能不一定允许修改，在ip核生成时，f=2，而实际需求是1，axi寄存器修改了，但是猜测为没有执行。调通后上电，烧录顺序有要求，先烧录fpga，再烧录hmc和ad的程序。...
2020-09-01 09:34:04
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原创 2020-06-16
调试adi公司的ad9173-ebz，发现在mode3且fpga配置正常的情况下跑subclass1，sync出现偶尔拉高但基本都是低电平的情况，，排除ip核问题后开始排查硬件问题，考虑到时钟芯片扔出refclk与sysref分别走的是时钟的两组口子，给fpga与9173的refclk是两组，看起来能走一组的br40ext的电容没有接，sysref直接从两组不同的口子出去，测量sysref发现fpga的信号与9173的信号有90（实际测量79）度的相差，而9173是上升沿开始对齐，fpga也是，可能有概率f
2020-06-16 09:57:03
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原创 2020-04-09
写点fpga调试日常针对mt8888单个控制的时候，初始化一定按照datasheet要求的走，采用irq模式的时候，可能会出现irq拉低以后打死都无法拉高的情况，因为写寄存器是空的，也符合irq拉低的要求，解决办法为读取寄存器确定b2的值关于读取与写入，寄存器与片选的使能，最好能够自己“画”一个时序图，拉低3个周期，拉高2个周期，上升沿的时候读数据，下降沿的时候写数据。先片段，寄存器使能，再改...
2020-04-09 18:35:32
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空空如也
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