qq_36613247的博客

GTX/GTH Transmitter包括一个TX缓冲器和一个TX相位校准电路，以解决XCLK和TXUSRCLK域之间的相位差异。所有的TX数据路径必须使用TX缓冲器或TX相位对准电路。GTX/GTH收发器的TX数据通路有两个用于PCS的内部并行时钟域：PMA并行时钟域（XCLK）和TXUSRCLK域。RX/TXPLLREFCLK：选中，RX/TXOUTCLK由参考时钟生成，否则选择合适的RX/TXOUTCLK。下面一堆选项具体配置可看图。Tx off: 选择此选项将禁用收发器的TX路径。

module gen_for_module(input [7:0] data_in,output [7:0] data_out);// 1. 必须使用 genvar 声明循环变量// begin后面必须起个名字genvar ii;generate for(ii = 0; ii < 8; ii = ii+1)begin : aaa_iassign data_out[ii] = data_in[7-ii];endendgenerateendmodulemodule gen_for_mod

奇偶校验

DDR3的物理位宽是32bit的，DDR3跑的时钟频率是400MHz, 又因为是上下沿都采样，所以带宽应该为：400MHz*2*32bit=800MHz * 32bit。那么MIG控制器的读写数据端口的位宽是多少呢？也就是app_wdf_data 和app_rd_data的位宽是多少呢？答案是：256bit。 怎么算出来的呢？800MHz * 32 bit = 100MHz *32*8bit, 所以是32*8=256bit。...