二维脉动阵列的矩阵乘法

最新推荐文章于 2025-04-28 08:42:32 发布
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#脉动阵列 #矩阵乘法 #硬件算法 #Systolic Array

本文介绍了二维脉动阵列（Systolic Array）在矩阵乘法中的应用，通过展示如何让数据在处理元件阵列中流动，减少内存访问，提高运算效率。内容包括二维矩阵的概念，脉动阵列的实现方法，其特点以及性能评估。

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脉动阵列

脉动阵列（Systolic Array）是H. T. Kung在1982年提出的1,一种由众多简单的PE（Processing Element，处理元件）按规则排列的硬件架构，本身的核心概念是让数据在运算单元的阵列中进行流动，减少访存的次数，并且使得结构更加规整，布线更加统一，提高频率。

1. 二维矩阵

例子 X ∗ W = Y X*W=Y X∗W=Y
[ X 11 X 12 X 13 X 14 X 21 X 22 X 23 X 24 X 31 X 32 X 33 X 34 X 41 X 42 X 43 X 44 ] ∗ [ W 11 W 12 W 13 W 14 W 21 W 22 W 23 W 24 W 31 W 32 W 33 W 34 W 41 W 42 W 43 W 44 ] = [ Y 11 Y 12 Y 13 Y 14 Y 21 Y 22 Y 23 Y 24 Y 31 Y 32 Y 33 Y 34 Y 41 Y 42 Y 43 Y 44 ] \left[ \begin{matrix} X_{11} & X_{12} & X_{13} & X_{14} \\ X_{21} & X_{22} & X_{23} & X_{24} \\ X_{31} & X_{32} & X_{33} & X_{34} \\ X_{41} & X_{42} & X_{43} & X_{44} \\ \end{matrix}\right] * \left[ \begin{matrix} W_{11} & W_{12} & W_{13} & W_{14} \\ W_{21} & W_{22} & W_{23} & W_{24} \\ W_{31} & W_{32} & W_{33} & W_{34} \\ W_{41} & W_{42} & W_{43} & W_{44} \\ \end{matrix}\right] = \left[ \begin{matrix} Y_{11} & Y_{12} & Y_{13} & Y_{14} \\ Y_{21} & Y_{22} & Y_{23} & Y_{24} \\ Y_{31} & Y_{32} & Y_{33} & Y_{34} \\ Y_{41} & Y_{42} & Y_{43} & Y_{44} \\ \end{matrix}\right] ⎣⎢⎢⎡​X11​X21​X31​X41​​X12​X22​X32​X42​​X13​X23​X

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脉动阵列在二维矩阵乘法及卷积运算中的应用
anntang18的博客
08-30 1万+
脉动阵列（Systolic Array）本身是一个“古老”的概念，在1982年就已经提出了，可是，最近由于Google的TPU采用了这个结构作为计算的核心结构，脉动阵列又一次地火了起来。我也是因为关注TPU才开始去了解脉动阵列的，但是由于目前脉动的阵列比较零散，在搞明白脉动阵列以及TPU怎么使用脉动阵列进行卷积的过程中走了很多“弯路”，所以就用这篇文章作为我学习脉动阵列的笔记，也记录一下我自己对脉
基于脉动阵列的矩阵乘法加速（FPGA）
m0_50735735的博客
03-30 1万+
基于脉动阵列的矩阵乘法加速（FPGA） ​ 原本准备做FADDEV求逆矩阵算法的FPGA实现，其中有一个概念挺吸引人，就是：脉动阵列。 1、脉动阵列 ​ 先来讲讲脉动阵列的概念，脉动阵列其实是一种处理单元的结构。数据同步流过，能够减小降低重复访问，调高处理效率和资源消耗。 ​ 其实这是个比较旧的概念了，1982就有学者提出了。18年谷歌提出的TPU（Tensor Processing Unit）让这个概念回到大众视野，通过脉动阵列可以设计完成矩阵乘法和卷积的操作。今天先讲讲矩阵乘法的实现。 2、脉动阵列结构
RAID磁盘阵列详解
jin1476814059的博客
04-28 2035
什么是RAID？RAID（Redundant Array of Independent Disks，独立磁盘冗余阵列）是一种通过将多个物理硬盘驱动器组合成一个或多个逻辑单元来提高性能、数据冗余或两者兼有的技术。RAID技术旨在通过在多个硬盘之间分布数据来防止由于硬盘故障而导致的数据丢失，并且可以显著提升数据读写速度。
基于二维脉动阵列的矩阵乘法
weixin_44639164的博客
04-27 1760
脉动阵列，其核心概念是让数据在运算单元的阵列中进行流动，减少访存的次数，并且使得结构更加规整，布线更加统一，提高频率。
谷歌TPU_脉动阵列实现矩阵乘法（附完整Verilog代码）
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争取早日成为硅农
12-13 1万+
谷歌的 TPU（张量处理单元）是一种专门为机器学习工作负载优化的定制硬件加速器。TPU 通过高效地执行矩阵乘法、卷积运算和其他常见的神经网络操作，以提供比传统 CPU 或 GPU 更快的训练和推理性能。谷歌 TPU 的基本构建块是一个称为 TPU 芯片的 ASIC（应用特定集成电路），其中包含了数千个小型处理单元，它们被称为“计算核心”或“TPU 内核”。这些内核提供了高度并行的计算能力，并且专门优化了常见的矩阵操作，如卷积和矩阵乘法。
今天要写第一篇博客
weixin_40893646的博客
07-17 669
今天第一天来优快云博客呢！很是开心，也希望自己以后能把自己的一些感悟写在这上面来。 谢谢所有支持我的人！前进吧，少年们！   今天看了一些关于脉动阵列的文章 https://blog.youkuaiyun.com/anntang18/article/details/77718531?locationNum=7&fps=1 这里引用一下   脉动阵列（Systolic Array）本身是...
IC基础(六)：3x3脉动阵列计算矩阵相乘
MaoChuangAn的博客
04-03 1万+
本文是在看了一个博客之后才知道怎么做的，就是这个博客FPGA脉动阵列的设计，可惜的是这个博客是转载的，原博客已经找不到了。但是其介绍的还是很详细的，在次基础上我完成了自己的的3*3脉动阵列的设计。本文后面会给出一个PPT文档，也是介绍脉动阵列的，FPGA脉动这列的设计这篇博客似乎也是这个PPT启发的。 一、引言 引言的大部分内容来自《VLSI数字性信号处理系统：设计与实现》一书。 脉动结构(也称脉...
脉动阵列架构
百态老人的博客
12-23 1530
脉动阵列是一种高效的并行计算架构，通过数据的流水线式流动和局部连接，实现了高效的矩阵乘法和卷积运算。其设计简单、模块化且具有高并行性，特别适用于需要大量并行计算的场景。然而，其灵活性有限，仅适用于特定类型的运算任务。在实际应用中，需要仔细设计数据流动和全局同步机制，以充分发挥其性能优势。比特大陆的Sophon BM1680芯片应用案例：比特大陆发布的Sophon BM1680芯片采用了改进型脉动阵列结构，与谷歌TPU类似，用于加速深度学习任务。性能表现。
FPGA上脉动阵列与加法树的优化设计与性能分析
SiArch的博客
03-07 1307
Wallace树：适合快速实现和简单的多输入加法优化，适合资源充足但需要快速压缩的场景。Dadda树：适合资源受限且对延迟要求较高的场景，通过优化中间层进一步减少资源消耗和延迟。在FPGA上实现脉动阵列和加法树时，优化资源使用和减少延迟是关键。通过合理利用DSP模块、优化数据流、定制数据类型和引入流水线技术，可以显著提高脉动阵列的性能。对于加法树，使用Compressor树结构、优化LUT映射、流水线化设计和减少进位链延迟，可以有效降低资源消耗和延迟。
通用脉动阵列systolic array及矩阵乘法Matrix Multiplication
Ingrid的博客
03-28 4337
目录脉动阵列的特点Matrix Multiplication矩阵乘法通用SA（systolic array）发展趋势SIMD和SA处理器的比较Reference 脉动阵列的特点 优点： 结构简单，规整，控制方便 计算并行度高，吞吐量高 缺点： 具有一定的专用性 Matrix Multiplication矩阵乘法 下图原文有个小错误，A[J,K]应该是A[I,K] 为了得到3*3的C矩阵，要取6...
矩阵系列：矩阵乘法
u012938458的博客
07-10 4381
上一篇说到一个基本的小知识点浮点到定点的转换，这一篇来说说矩阵乘法。矩阵乘法和下一篇要说的矩阵LU分解是矩阵求逆的重要组成部分，所以就算大家不需要做矩阵求逆，对其先有个整体的认识也是好的。（矩阵求逆的整体框图还是很好理解的 ，甚至你只要瞟一眼图就好）。 1矩阵求逆的整体框图 矩阵求逆的步骤如下： 1.原始矩阵A通过LU分解为上三角矩阵L与单位下三角矩阵U。 2.分别通过三角矩阵的求逆运算得到L逆和U逆。 3.最后通过矩阵乘法得到A逆。 显而易见，矩阵求逆由如下三个部分组成： 1.LU矩阵分解 2.三角矩阵
利用FPGA中的流水线技巧实现乘法（VerilogHDL）
08-02
为了提高频率，fpga中常常用到流水线等技巧，本代码实现了流水线模式的乘法操作
采用FPGA实现脉动阵列
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微电子学的发展彻底改变了计算机的设计：集成电路技术增加了能够安装到单个芯片中的元器件数目及其复杂度。因此，采用这种技术可以构建低成本、专用的外围器件，从而迅速地解决复杂的问题。
用Verilog实现阵列乘法器
11-11
用Verilog实现阵列乘法器，采用的是流水线的做法
基于systolic的上三角矩阵求逆电路的实现
07-26
DSP算法架构及设计，内容为基于systolic的上三角矩阵求逆电路的实现，里面有详尽的MATLAB/SIMULINK 仿真模型，及HDL代码和在modelsim中的仿真程序，非常不错的。
脉动阵列实现卷积计算
时间最不自私，给每个人都是二十四小时；时间也是偏私的，给任何人都不是二十四小时；
09-21 5091
脉动阵列实现卷积计算 1、将卷积计算转化为矩阵与矩阵乘 2、通过脉动阵列实现矩阵乘法
【计算机体系结构】计算机体系结构(7) 新型计算机结构（脉冲阵列、数据流、归约机和人工智能计算机）
memcpy0的博客
02-03 3104
文章目录7.1 脉动阵列计算机7.2 数据流计算机7.2.1 数据流计算机的基本工作原理7.2.2 数据流程序图和数据流语言7.2.3 数据流计算机的基本结构1. 静态数据流机2. 动态数据流机7.2.4 数据流计算机存在的主要问题7.3 归约机7.3.1 函数式程序设计语言7.3.2 归约机的结构特点7.3.3 面向函数式语言的归约机7.4 人工智能计算机7.4.1 人工智能计算特征7.4.2 `AI` 计算机的分类和设计方法7.4.3 `PROLOG` 推理机7.4.4 `AI` 计算机的研究进展7.4
【脉动阵列】
qq_18268761的博客
10-11 2182
1.优点 对于普通并行，数据同时到达，如果最大化共享，即16个PE的输入图像数据是同一份，那么很明显，必须在数据进入乘法器之前，同时将数据复制多份，分发给16个PE，或者说，同一份数据，需要同时驱动给16个PE。这会导致布局布线能力并且考验晶体管的驱动能力，导致频率降低。而脉动阵列一个乘法器只需要驱动相邻的乘法器，延迟大幅度降低， 频率可以达到很高。 普通并行一个PE中的16个m...
通用大规模可复用的 systolic 矩阵乘法器
weixin_56301104的博客
04-12 1569
此外根据数据流入的两个方向，可以计算出systolic阵列说的数据流实际的速度为红色箭头所示。在此基础上思考输入与输出的格式对齐方案：我使用了一种简单的设计，在计算完成时刻对整体的数据向下或右移出，这样不用添加额外的寄存器或读取转换电路，只需要将向右侧流动的数据位宽改为结果位宽即可，这样可以实现阵列的复用。要想在这个架构上实现真正的流水线矩阵乘法器，需要按照第一张图中的单元计算完成梯度图来将数据读出，但我目前并没有找到在不消耗大量硬件资源的情况下可通用的方法，后续找到的话会继续更新。
矩阵脉动阵列乘法 verilog
最新发布
05-22
### 使用 Verilog 实现矩阵脉动阵列乘法的设计 #### 设计概述 脉动阵列是一种高效的硬件架构，用于执行大规模并行计算任务，特别是矩阵乘法操作。它通过规则排列的处理单元（PE）来减少内存访问开销，并优化数据流路径[^3]。在 FPGA 或 ASIC 中实现这种结构时，通常会采用硬件描述语言（如 Verilog），以便定义 PE 的行为以及整个阵列的数据流动逻辑。 以下是基于 Verilog 的矩阵脉动阵列乘法设计的关键要素： --- #### 参数化模块设计 为了支持不同规模的矩阵和不同的数据宽度需求，可以通过参数化的方式定义模块接口。这允许用户灵活配置矩阵大小 `M` 和数据位宽 `DATA_WIDTH`。 ```verilog module systolic_array #( parameter M = 4, // 矩阵阶数 (假设方阵) parameter DATA_WIDTH = 8 // 数据位宽 )( input wire clk, input wire reset, input wire start, output reg ready, // 输入端口 input wire signed [DATA_WIDTH-1:0] matrix_in[M][M], // MxM 矩阵输入 input wire signed [DATA_WIDTH-1:0] vector_in[M], // 列向量输入 // 输出端口 output reg signed [DATA_WIDTH*2-1:0] result_out[M] // 结果向量输出 ); ``` 此部分定义了一个通用化的模块框架，其中 `matrix_in` 是一个二维数组表示矩阵，而 `vector_in` 表示待乘的列向量。最终的结果存储于一维数组 `result_out` 中。 --- #### 处理单元（PE）设计 每个 PE 负责完成单次乘加运算。PE 接收来自上方邻居传递下来的累加值、左侧邻居传来的矩阵元素以及当前时刻对应的向量元素作为输入。 ```verilog // 单个 PE 定义 module pe_cell ( input wire clk, input wire reset, input wire signed [DATA_WIDTH-1:0] data_a_i, // 当前矩阵元素 A[i,j] input wire signed [DATA_WIDTH-1:0] data_b_i, // 向量元素 B[j] input wire signed [DATA_WIDTH*2-1:0] acc_in_i, // 上级 PE 发送过来的累积结果 output reg signed [DATA_WIDTH*2-1:0] acc_out_o // 计算后的局部结果 ); always @(posedge clk or posedge reset) begin if (reset) begin acc_out_o <= 'b0; end else begin acc_out_o <= acc_in_i + (data_a_i * data_b_i); // MAC 运算 end end endmodule ``` 上述代码片段展示了基本 PE 的功能：接收三个信号——两个操作数 (`data_a_i`, `data_b_i`) 及之前阶段产生的中间积累值 (`acc_in_i`) 并更新新的累计值(`acc_out_o`)。 --- #### 阵列互连与控制逻辑 构建完整的脉动阵列需要将多个 PE 组件按照特定模式连接起来形成网格状拓扑结构。每一行的第一个节点只接受外部提供的初始条件；其余位置则依赖相邻上下左右方向上的通信链路获取必要的信息源。 对于顶层实例化而言，则需额外加入同步机制确保所有子组件能够协调一致工作，在适当时间点加载新一批数据进入流水线当中去。 ```verilog genvar i, j; generate for(i=0; i<M; i=i+1) begin : row_gen for(j=0; j<M; j=j+1) begin : col_gen // 边界情况特殊处理 if((i==0)&&(j==0))begin pe_cell u_pe_00(.clk(clk), .reset(reset), .data_a_i(matrix_in[0][0]), .data_b_i(vector_in[0]), .acc_in_i(0), .acc_out_o(result_out[0])); end else if ((i>0)&&(j==0))begin pe_cell u_pe_x0(.clk(clk), .reset(reset), .data_a_i(matrix_in[i][0]), .data_b_i(vector_in[0]), .acc_in_i(row_gen[i-1].col_gen[0].u_pe.acc_out_o), .acc_out_o(result_out[i])); end else { /* 更复杂的内部互联 */ } end end endgenerate ``` 注意这里仅给出了简化版伪代码示意如何生成实际电路布局图谱。具体实现还需考虑更多细节比如边界判定、延迟匹配等问题[^2]。 --- #### 测试平台搭建 最后一步就是编写相应的测试程序验证所开发的功能是否满足预期目标。利用 ModelSim 或 Vivado Simulator 工具运行仿真脚本文件即可观察波形变化趋势判断正确与否。 ```verilog initial begin $dumpfile("systolic_array.vcd"); $dumpvars(0, top_module_name); // 初始化变量... repeat(5) @(posedge clk); start <= 1'b1; @(posedge clk); start <= 1'b0; wait(top.ready === 1'b1); $display("Simulation finished."); $finish; end ``` 以上内容构成了一个基础版本的 Verilog 描述方案用来解决矩阵矢量相乘问题[^1]。 ---
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