信号加重技术

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PART01. 码间干扰(ISI)

定义：当前bit码元受前面“history bit”影响，历史bit存在“拖尾”，蔓延到当前bit，在当前bit抽判时刻，叠加上噪声，引起码间干扰。

造成的原因是传输路径有损耗（Lossy line），信号高频分量丢失，表现为边沿变缓，长连0长连1后的跳变振幅降低，信号好像“拉不起来，拉不低”。

PART02. 加重技术解决码间干扰(ISI)

加重技术（emphasis），提升信号边沿处的振幅。

加重后的效果，

PART03. IC内部如何实现?

加2种emphasis，pre-cursor，post-cursor，以及一个main。

• pre-cursor提升跳变沿前的信号振幅。
• post-cursor提升跳变沿后的信号振幅。
• main提升整个信号的振幅。

例如下图xilinx的示意图三个放大器，加重幅度寄存器可配，5bit，[4:0]。

有没有更具体一点的IC内部的实现方式？有的，I-1,I0,I1三个电流源，实现currnet mode logic的不同bit电流驱动强度，电流强度实际在在RX端接电阻I*R，会降为电压信号。这个就是所谓的CML，current mode logic，沈土豪提过，是电流信号，高速serdes均是如此。

我还翻过VML，voltage mode logic，还可以用高速DAC实现TX信号的加重技术，直接输出一组高速的可变电压对应的数字信号。

PART04. 数字电路如何知道跳变沿需要加重？

原信号和原信号的delay信号，送入异或门，不同为1，直接获得跳变沿。

PART05. 有没有实测的信号波图？

有的，这么抽象，当然还是看图来的直接，下期见~更多的精美套图，

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