骇浪涛的博客

参考：https://blog.youkuaiyun.com/shushm/article/details/49536845 verilog封装IP核（sum）https://www.cnblogs.com/chengqi521/p/7987714.html verilog封装IP核（LED）(1)https://www.cnblogs.com/chengqi521/p/7988031.html verilog封装IP核（LED）(2) 约束文件添加https://blog.youkuaiyun.com/limoon121

环境：PYNQ、Ultra96 V2、Vivado2018.3具体流程：结构简图（https://blog.youkuaiyun.com/rzjmpb/article/details/50365915# ）（1） 创建Vivado工程，选择Ultra 96板；（2） Create Block Design；（3） Add ZYNQ，Run Block Automation；（4） 添加AXI_BRAM_CTRL x2（一个write、一个read）, 并把number of BRAM interfa