北枫凉的博客

这篇博客的目的在于怎么调用VCS + Verdi，不是怎么写模块和testbenchmodule和Testbench：`timescale 1ns/1nsmodule compare(a,b,a_gt_b); input a,b; output a_gt_b; wire a_gt_b; assign a_gt_b = (a > b) ? 1 : 0;endmodule`timescale 1ns/1nsmodule tb();reg x,y;w.

内容：主要介绍FPGA，SoC，ASIC的一些基本概念读完这篇文章，你将会学到FPGA，SoC，ASIC的含义，它们之间的异同点，以及它们分别都是做什么的，加深对它们的理解声明：文章主要参考知乎上两篇文章（小声逼逼，这才是知乎该有的模样）SoC流程、FPGA流程和ASIC流程有什么区别在人工智能大背景下，FPGA和ASIC谁发展潜力更大？ASIC：专用集成电路，是一种为专门目的而设计的集成电路，（固化电路） 通常意义上的ASIC指的是模块级别的...