学习FPGA时序约束笔记

静态时序分析————时序路径约束（）

1、时序路径与关键路径

常见的同步电路

 

中间是我们设计的模块，对于同步电路，为了使电路能够正常工作，即电路在我们规定的工作频率和工作环境中能够正确的工作

，我们需要对设计中的所有时序路径进行约束。

    那么时序路径是什么呢？

    （1）时序路径是一个点到点的数据通路，数据沿着时序路径进行传递。每条时序路径都有一个起点(start point)和终点(end point)。

    起点定义为：

      .输入端口；

      .触发器或寄存器的时钟引脚。

    终点定义为：

      .输出端口

      .时序器件的除时钟引脚外的所有引入引脚。

    这样，时序路径可以是输入端到寄存器、寄存器到寄存器、寄存器到输出端口、输入端口到输出端口。如图

   

 

   这样就有四条路径

      （1）：从输入端口A到FF1的D端

      （2）：从FF1的CLK端到FF2的D端

      （3）：从FF2的CLK端到输出端口OUT1

      （4）：从输入端口A到输出端口OUT1

      路径的特性是存在延迟，也就是说，路径1,2,3,4都存在有延时，延时最长的一条路径被称为关键路径。一般情况下，

      路径1,2,3是最常见的，路径4比较少见。

    2、常见的时序路径约束

       （1）建立时间、保持时间和亚稳态

        在进行约束的时候，先了解触发器的三个概念：建立时间、保持时间和亚稳态。

     建立时间：时钟有效沿到来之前的一段时间内，数据必须稳定，否则触发器锁存不住数据，这段时间称为建立时间