- 博客(2)
- 收藏
- 关注
原创 verilog的冒泡数据排列
verilog的冒泡数据排列 有所借鉴 module my_sort #( parameter D_WIDTH = 16, parameter D_DEPTH = 256, ) ( clk, // Clock rst_n, // Asynchronous reset active low D_in, D_out, in_over, out_over ); input clk; input
2022-04-07 20:46:42
512
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人
RSS订阅
1