- 博客(12)
- 收藏
- 关注
RSS订阅原创 同步复位异步释放
而同步释放的处理机制可以保证rst释放信号的建立时间点与clk的posedge同步，在当前clk的posedge检测到rst稳定的低电平，在下一个clk的posedge可以检测到已经稳定的rst高电平，满足了rst的建立保持时间要求，从而不会出现亚稳态。所谓“异步复位”是针对D触发器的复位端口，它是异步的，所谓“同步释放”，实际上是由于设计了同步逻辑电路，外部复位信号不会在出现释放时与clk信号竞争，整个系统将与全局时钟clk信号同步。异步复位同步释放的主要目的就是在减少资源损耗的同时避免毛刺的出现。...
2022-07-19 10:38:52
1339
原创 FPGA学习记录——使用verilog完成对IIC总线的编写，采用三段式状态机
说明以后补；出现了几个bug，读写数据使用的状态时钟使用的n_state导致写下一个状态信号会直接和状态一起跳变。
2022-07-08 20:07:26
687
1
原创 FPGA学习记录——iic知识要点
对于 i2c 总线，要求连接到总线上的输出端必须是开漏输出结构，给不了高电平，所以总线上所有的高电平应该是由上拉电阻上拉达到效果的。
2022-06-30 13:58:58
861
原创 FPGA学习记录——FIFO面试中常问的问题
1、在同步设计中，FIFO对前后级的握手信号如何产生？答案：只要FIFO没满，就可以一直收数据，即对上级的应答信号ready一直拉高，FIFO不为空，就可以一直向下级发送数据 ，即数据发送信号valid一直拉高。 解析：此题是笔者再面试DJI数字前端设计中主管面时被问到的一个问题，在IP设计中，同步FIFO是经常被使用的，此时的FIFO模块的端口常常是包含上下级握手信号的接口，正确的产生握手信号是很关键的。此题在项目中是经常会遇到的，对有项目经验的人来说，难度较低，重点考察的知识点为FIFO设计&握手信号设
2022-06-28 10:13:37
2760
2
原创 FPGA学习记录——大话SDRAM读写控制模块(二)
SDRAM 读写控制会使用到很多的接口，初学时很容易分不清，fifo_ctrl模块大部分端口可以分为四类，除开通常的时钟、复位，有FIFO读写和SDRAM读写。比较特殊的有rd_fifo_rd_data读FIFO读数据、rd_fifo_num读fifo中的数据量这两个信号，他们俩个直接从fifo_ctrl直接连接SDRAM，另一个单独的特殊信号为read_valid 读使能信号。结合例化模板，便很容易分清这些信号了。 ...
2022-06-26 20:25:14
362
1
原创 FPGA学习记录——大话SDRAM读写控制模块
SDRAM的读写给我一种CPU指令的感觉，感觉在完成了一个单周期CPU后，SDRAM的读写控制模块的理解也更加容易。参考野火的第53章，开始功利的学习：1、按我的理解sdram读写控制模块可以分成四个类似于cpu的指令和一个仲裁模块：初始化、自刷新、读、写。2、各个模块会经过仲裁后会发送一些指令到sdram，做出相应的读写操作。...
2022-06-23 20:29:38
860
1
原创 仿真出现[VRFC 10-2263] Analyzing Verilog fileinto library xil_defaultlib
再Vivado导入quartus的.v文件出现如下情况，仿真例化时例化的模块都是问号。
2022-06-22 15:26:39
4661
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人