FPGA开发小技巧
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总结FPGA开发过程中排查解决的各类问题的方法
扣脑壳的FPGAer
扣着脑壳写代码
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Vivado编译报错黑盒子问题
“Black Box Instances: Cell '****' of type '**' has undefined contents and is considered a back box. The contents of this cell must be defined for opt_design to complete successfully.”原创 2024-09-08 13:49:48 · 2570 阅读 · 0 评论 -
Block Memory Generator之TDPRAM应用知识点记录
Native接口下的TDPRAM真双端RAM原创 2021-11-27 15:24:04 · 1881 阅读 · 1 评论 -
FPGA开发过程知识点记录
新开一篇，专门用于记录工作中遇到的各类问题（1）位运算符和等式运算符之间的优先级没有搞清楚，导致逻辑出错未加括号仿真出错加括号 仿真正确总结： 强相关的逻辑，养成加括号的习惯，避免因为各类运算符的运算级别不清楚导致出错。...原创 2021-12-01 17:01:10 · 173 阅读 · 0 评论 -
modelsim se使用.tcl脚本仿真rom读数据
最近安装了quartus19.2 pro版本，使用modelsim se进行单端rom仿真时读取的数据一直处于高阻态；怀疑是quartus版本导致，使用原先的quartus16.1 prime生成的单端rom仿真却正常。（1）怀疑是19.2的仿真库没安装好 在19.2中使用Tools —> Lauch Simulation Library Compiler，Tool name : 选中Modelsim；Executable location ：...原创 2021-07-28 11:12:52 · 609 阅读 · 0 评论 -
ISSP与signaltap联调使用
初次尝试使用ISSP source信号作为模块的激励，用signaltap去抓取probe探针的波形 在程序中添加ISSP IP核 激励source选择8bits，探针probe选择32bits，Gernerate HDL...在quartus中添加相关的.v和.qsys在代码中例化ISSP 生成signatap ii的stp，添加需要观察的寄存器信号，设置触发信号为状态机处于S...原创 2021-07-28 17:30:31 · 939 阅读 · 0 评论 -
Modelsim仿真Xilinx工程时IP核不生效
言归正传，经过实践，通过在Vivado中的sources页面中，找到IP sources页面，然后找到对应IP核点击它的下拉框中的“Simulation”，可以发现这个IP核的仿真文件。在做Xilinx的仿真时一直被IP核无法在Modelsim中生效的问题所困扰，即使在modelsim的do脚本中vlog了IP核的*_netlist.v仍然无效，导致很长一段时间做Xilinx的仿真一直使用Vivado自带的simulation工具。基于以上的优点，这次做新模块的功能开发，重新捡起Modelsim做仿真。原创 2023-06-17 15:17:17 · 1506 阅读 · 0 评论 -
Matlab解析txt数据包后写Excel的数据格式调整
这里记录下使用Matlab解析txt格式的数据包后，将数据写入Excel时，十六进制的数据有一部分会自动转成科学计数法，这个是我不想看到的，我想在Excel中看到数据包的关键原始数据。关闭Excel文件后，重新运行Matlab，待Matlab程序运行完成后，重新打开Excel，发现Excel中存储的就是数据包中的原始数据。最近在做的逻辑控制模块，需要使用数据包进行相关控制，由于不知道数据包的正确性，所以使用Matlab进行数据包的正确性验证工作。在已有的Excel文件中，将所有sheet进行格式设置；原创 2023-06-28 17:01:44 · 679 阅读 · 1 评论 -
Xilinx FPGA原理图封装管脚如何分配
Xilinx FPGA原理图封装、PCB封装信息（Pin脚及Pin name）原创 2022-11-17 15:02:17 · 1652 阅读 · 0 评论 -
Vivado运行官方提供的tcl脚本
Vivado运行tcl脚本自动建立工程原创 2022-11-19 15:07:07 · 4849 阅读 · 0 评论 -
Modelsim SE仿真之器件库的编译与使用
最近常用Vivado自带的仿真工具，以至于Modelsim SE的使用变得非常陌生，这里针对Modelsim SE自动化仿真使用过程进行一个学习总结，温故而知新。原创 2022-11-16 10:21:23 · 1853 阅读 · 0 评论 -
Linux安装Xilinx USB Blaster设备的方法
最近需要调研2023.1版本的vivado的使用，版本太高消耗太大，在windows电脑上实在扛不住，选择在linux服务器上进行处理。等待安装成功，查询设备挂载情况ls -al/etc/udev/rules.d/然后插上USB Blaster即可成功在vivado 中open target。输入sudo ./install_drivers。然后open in terminal。原创 2023-06-20 14:41:43 · 572 阅读 · 0 评论 -
Xilinx FPGA JTAG to AXI Master tcl指令超次数后无法显示问题记录
此时vivado tcl栏中不会再显示读写的值具体是多少，对于调试来说很不方便。原创 2023-05-24 11:19:29 · 648 阅读 · 0 评论 -
Linux启动vivado、tcl shell、vitis、xsdb、xsct的方法
在3.2启动tcl shell之后，输入以下指令。在2的source之后，输入以下指令。等待tcl shell启动即可。等待Vivado启动即可。直接输入vivado。等待xsdb启动即可。原创 2023-08-02 10:34:49 · 3530 阅读 · 0 评论 -
Modelsim打开后报unable to checkout a viewer license
在win64文件夹中找到modelsim.exe，双击打开后报错解决，可正常启动modelsim。原创 2023-08-06 11:14:42 · 3672 阅读 · 1 评论 -
verilog 相对路径与绝对路径
在编写FPGA工程的时候，往往会用到相对路径和绝对路径，例如工程中调用常用来包含宏定义和parameter的.vh文件、仿真工程中调用.txt文件、do脚本中vlog相关.v文件等，均需要用到路径包含内容原创 2022-10-20 19:18:40 · 4541 阅读 · 0 评论 -
Xilinx A7开发板LVDS IO无输出问题解决方法
定位到开发板的bank16作为HR BANK，供电使用的是3.3V供电，不满足LVDS输出的要求；使用A7-35T FGG484的FPGA开发板bank16上的IO作为差分LVDS的输入输出，搭建输入输出测试工程发现LVDS可以输入、无法输出。（2）HR bank上的lvds io，作为输出使用时，bank电压必须为2.5V；作为输入使用时，必须使用内部差分端接，可通过打开原语中的属性DIFF_TERM = TRUE。（1）HP bank上的lvds io，作为输出使用时，bank电压必须为1.8V；原创 2023-08-02 07:19:23 · 2115 阅读 · 2 评论