耐2xVDD ESD钳位电路设计

耐2xVDD电源轨ESD钳位电路设计以防止快速上电事件中的误触发

摘要

提出了一种新的采用1倍VDD器件实现电压电平检测的耐2xVDD电源轨ESD钳位电路，以应对快速上电条件下的误触发问题。所提出的耐2xVDD ESD电路中的所有1倍VDD器件均安全工作，不存在栅氧可靠性问题。该提出的ESD钳位电路已在0.18‐μ微米CMOS工艺中使用1.8伏器件实现并验证。实验结果证实，该提出的ESD钳位电路在人体模型静电放电测试中达到了良好的5.25千伏水平，并在快速上电条件下对误触发问题具有高抗干扰能力。此外，还验证了多晶硅二极管可进一步降低提出的耐2xVDD电源轨ESD钳位电路的待机泄漏电流。

索引术语

静电放电，误触发问题，电压检测，2倍VDD耐受，多晶硅二极管。

一、引言

随着CMOS技术不断缩小至纳米级，核心器件的栅氧化层变得更薄，并采用较低的工作电压（1xVDD），以在更高速度下实现更低的功耗。然而，为了兼容某些具有较高工作电压（2倍VDD，甚至更高）的早期电路规格，已开发出仅使用1倍VDD器件的耐2xVDD逻辑门和缓冲器，以支持混合电压I/O接口[1]。为了保护这些耐2xVDD逻辑门和/或缓冲器免受静电放电（ESD）损坏，已有报道提出采用1倍VDD器件实现的耐2xVDD电源轨ESD钳位电路，安装于2倍VDD电源轨之间，从而提供可靠且高效的ESD保护方案，同时避免栅氧可靠性问题[2]。

在电源轨ESD钳位电路设计中，一种典型的ESD检测机制是采用RC时序检测器的时序检测机制，用于区分正常上电条件和ESD脉冲条件。然而，在某些涉及快速上电或热插拔操作的应用场景中，集成电路中的典型基于RC的ESD钳位电路可能被意外触发，导致误触发问题[3],[4]。

最近，已有研究报道了一种结合时序检测机制和电压检测机制的电源轨ESD钳位电路，用于1xVDD电路操作，以避免误触发问题[5]。该电压检测机制采用二极管串作为电压检测器，可检测电源线上的电压电平，而非电源线电压的上升时间，从而避免误触发问题。然而，在上述2倍VDD应用中，若采用典型的基于RC的ESD钳位电路，快速上电操作仍会导致误触发问题。本研究设计了一种新型耐2xVDD电源轨ESD钳位电路，可克服在快速上电或热插拔操作期间的误触发问题，并已在硅芯片中成功验证。

II. 电路实现

A. 耐2xVDD的ESD器件

本研究中用于2倍VDD耐受电路的ESD钳位器件是衬底触发的堆叠NMOS（STNMOS）。其原理图视图和布局顶视图如下所示。

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触发的STNMOS如图1[6],[7]所示。STNMOS由两个堆叠的NMOS器件（MNT和MNB）构成。为了确保在正常电路工作条件下STNMOS处于关断状态，MNT的栅极（VGNT）和MNB的栅极（VGNB）分别被偏置在1xVDD和VSS（地）。

MNT的源极电压（VSNT）将保持在1xVDD与（1xVDD ‐ VTHN）之间，其中VTHN ～0.5 V为1xVDD（1.8‐V）NMOS器件的阈值电压。在ESD脉冲条件下，耐2xVDD的ESD检测电路能够检测ESD放电电压，并向STNMOS中固有的寄生横向NPN双极结型晶体管（BJT）的基极节点注入足够的衬底触发电流（ITRIG）。为了进一步增强寄生横向NPN BJT的导通操作，特别绘制了一个N阱环以包围整个STNMOS，如图1(b)所示。

在施加的ITRIG作用下，STNMOS中的横向NPN BJT迅速导通并进入维持区，从而泄放大ESD电流。通过采用衬底触发电路技术，STNMOS相较于传统的栅极接地ESD NMOS，能够在相对较小的版图面积内提供高ESD鲁棒性。

B. 耐2xVDD电源轨ESD钳位电路

传统的基于RC的耐2xVDD电源轨ESD钳位电路[6],[7]和新提出的设计分别如图2(a)和图2(b)所示。

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传统基于RC和新提议的耐受2倍VDD的电源轨ESD钳位电路中所使用的1倍VDD器件的设计参数列于表I中。

	传统基于RC	新提出的（本研究）
ESD检测机制	时序检测	电压检测
PMOS W/L (μm/μm)	MP1=100/0.2 MP2=100/0.2 MPC=40/7.5	MP1=100/0.2 MP2=100/0.2 MPD1～MPDn=10/0.2
NMOS 宽长比 (μm/μm)	MN=50/0.2 MNF=25/0.2	MN=50/0.2 MNF=25/0.2
电阻 (Ω)	R=50 k RG1=1 k RG2=1 k	R=50 k RG1=1 k RG2=1 k
STNMOS 宽长比 (μm/μm)	400/0.4	400/0.4

在基于RC的ESD钳位电路中，选择N阱电阻R为50k Ω、PMOS电容（MPC）为～2pF，以实现100纳秒（ns）的RC时间常数。在提出的ESD钳位电路中，ESD检测被由二极管连接的PMOS串实现的电压检测器所取代。该二极管连接的PMOS串的最小触发电压（VSTARTING）可表示为

$$
V_{STARTING} = V_{ON}(MP1) + n \cdot V_{ON}(Diode),
\tag{1}
$$

其中，$ V_{ON}(MP1) \sim 1.1\,\text{V} $ 是 MP1 的导通电压，$ V_{ON}(Diode) \sim 0.5\,\text{V} $ 和 $ n $ 分别是二极管连接的 PMOS 的导通电压和二极管数量。

为了确保提出的耐2xVDD的ESD钳位电路在3.3伏快速上电条件下保持关断状态，二极管数量选为五个。耐受2倍VDD的电源轨ESD钳位电路中使用的所有器件均为1倍VDD器件。

III. 电路仿真

在正常上电条件下，对提出的ESD钳位电路（n=5）进行仿真时，2xVDD和1xVDD分别上电至3.3伏特和1.8伏，上升时间为1毫秒（ms）。相反，在来自HBM（人体模型）ESD事件的ESD脉冲条件下，将一个类ESD波形（上升时间为10纳秒，脉冲宽度为100纳秒，电压为5.5伏）施加到2xVDD电源线，同时VSS相对接地而1xVDD悬空。这两种条件下的HSPICE仿真波形分别如图3(a)和图3(b)所示。

在正常上电条件下，当2倍VDD与1xVDD电源线之间的电压差低于五个二极管的VSTARTING时，MP1的栅极电压（VGP1）能够及时跟随2倍VDD电压。因此，MP1和MP2均保持在关断状态，提出的2倍VDD耐受设计中的ESD检测电路仅产生极小的ITRIG。此外，由于MN导通将横向NPN BJT的基极电压下拉至零，衬底触发STNMOS可完全保持在关断状态。因此，提出的ESD钳位电路不会被触发，且提出的2倍VDD耐受设计中的所有1倍VDD器件均被安全偏置，无栅氧可靠性问题。

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在ESD脉冲条件下，当类ESD波形的电压电平高于五个二极管的VSTARTING时，二极管连接的PMOS串导通，使MP1的栅极电压（VGP1）保持低于2xVDD电源线上的电压电平。因此，MP1导通，类ESD波形的电压驱动MP2和MNF导通。当MNF导通后，在ESD脉冲条件下可将二极管连接的PMOS串的阴极电压维持在～0 V，以确保该二极管串处于导通状态。此外，MN关断，防止STNMOS中横向NPN BJT的基极电压被下拉至零。从而产生足够的ITRIG，触发STNMOS内部的横向NPN BJT进入维持区，使提出的2倍VDD耐受ESD钳位电路在2xVDD电源线与VSS之间形成一条低阻抗路径，以快速泄放静电放电电流。

在具有短上升时间的快速上电条件下，2倍VDD和1xVDD电源线可能不会同时上电，而是存在一定的时延。因此，在快速上电条件的仿真中，2xVDD以10ns的上升时间上电至3.3伏特，而1xVDD处于悬空状态。典型基于RC的和提出的2倍VDD耐受ESD钳位电路在快速上电条件下的仿真波形如图4所示。如图4所示，MP1的栅极电压

（典型基于RC的）在典型基于RC的ESD钳位电路中无法及时跟随快速上升的2倍VDD电压。因此，MP1（基于RC）会被导通，意外地产生一定的触发电流（ITRIG），从而触发衬底触发STNMOS。相反，在新提出的设计中，MP1（提议的）的栅极电压能够及时跟随快速上升的2倍VDD电压，不会产生触发电流（ITRIG）。因此，提出的耐2xVDD电源轨ESD钳位电路保持在关断状态，不会形成低阻抗电流通路。因此，新提出的设计对快速上电条件具有高免疫能力。

IV. 实验结果

采用0.18‐μm CMOS工艺中的1.8伏器件，实现了传统基于RC和新提议的具有四、五和六二极管数量的2倍VDD耐受型电源轨ESD钳位电路，并进行了验证。

A. TLP I-V特性 & ESD鲁棒性

为研究静电放电器件的行为，在静电放电（ESD）应力期间，集成电路行业广泛使用传输线脉冲（TLP）发生器，提供具有100纳秒脉冲宽度和10纳秒上升时间的类ESD波形，以测量ESD器件的二次击穿电流（It2）。所有耐受2倍VDD的电源轨ESD钳位电路的TLP测量I‐V曲线如图5所示。

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如图5(a)所示，对于具有相同衬底触发STNMOS器件尺寸（W/L= 400μm/0.4μm）的耐2xVDD电源轨ESD钳位电路，其二次击穿电流（It2）相同。此外，如图5(b)所示，放大视图显示了基于RC的和提出的ESD钳位电路在二极管数量为四个、五和六时的VSTARTING分别为1.5、3.1、3.6和4.1伏特，完全符合公式（1）。在器件级HBM ESD测试中，失效判据通常定义为在正常1倍VDD（1.8V）和2倍VDD（3.3V）偏置下，漏电流相对于初始漏电流增加20%。传统基于RC和新提议的耐受2倍VDD的电源轨ESD钳位电路在二极管数量为四、五和六时的TLP测量特性及HBM ESD水平比较见表II。本研究中所有已制造的ESD钳位电路由于用于ESD放电的STNMOS具有相同的器件尺寸，因此均表现出相同的5.25千伏HBM ESD鲁棒性。因此，提出的耐2xVDD电源轨ESD钳位电路能够实现与传统基于RC的钳位电路相同的有效ESD保护能力。

表II 耐受2倍VDD的电源轨ESD钳位电路之间的ESD鲁棒性

	传统基于RC	新提议（本工作）	新提议（本工作）	新提议（本工作）
二极管编号	N/A	4	5	6
VSTARTING(伏特)	1.5	3.1	3.6	4.1
It2（A）	4.14	4.14	4.14	4.14
HBM ESD等级（kV）	5.25	5.25	5.25	5.25

B. 快速上电条件

为了评估耐受2倍VDD的电源轨ESD钳位电路在快速上电操作下的性能，使用函数发生器产生上升时间为10纳秒的3.3伏特电压阶跃波形，并将其施加到2xVDD电源线上以模拟快速上电事件。如图6所示，基于RC的ESD钳位电路明显发生了误触发，而所提出的设计在其ESD检测电路中采用5个二极管连接的PMOS串，在快速上电条件下对误触发问题表现出高抗干扰能力。

为了研究正常电路工作下的待机漏电流，对耐2xVDD电源轨ESD钳位电路在25摄氏度下的直流稳态条件下施加3.3伏特的2倍VDD进行测量，结果如图7所示。与基于RC的ESD钳位电路相比，新提出的设计采用5个二极管连接的PMOS串，其漏电流为~0.05微安，导致了一些不期望的静态功耗。为了显著降低所提出的耐2xVDD电源轨ESD钳位电路中的待机漏电流，应将二极管连接的PMOS串替换为多晶硅二极管串。

V. 多晶硅二极管

为了解决待机漏电流问题，多晶硅二极管采用相同的0.18‐μm CMOS工艺独立实现。多晶硅二极管的布局顶视图和设计参数如图8和表III所示。

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表III 多晶硅二极管实现的二极管串的设计参数

多晶硅二极管	二极管宽度 W (μm)	二极管长度 L (μm)	二极管编号在二极管串中
	5	1	1, 6
	10	0.5	1, 6
	10	1	1, 4, 6, 8
	10	1.5	1, 6
	15	1	1, 6

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如图9(a)和图9(b)所示，分别测量了多晶硅二极管和二极管连接的PMOS的直流I‐V曲线。根据导通电压的定义（即二极管电流(ID)等于1μA时的电压），多晶硅二极管的导通电压大于二极管连接的PMOS的导通电压。换句话说，在相同的正向电压(VD)下，多晶硅二极管的待机漏电流低于二极管连接的PMOS的待机漏电流。除了I‐V特性外，多晶硅二极管仅由多晶硅层构成，可降低布局复杂度，而二极管连接的PMOS串中的每个PMOS都需要实现于独立的N阱中。

表IV 耐2xVDD电源轨ESD钳位电路的性能比较

	传统基于RC	新提议 (本研究)	新提议 (本研究)
误触发问题	Risk	免疫	免疫
可调节的 VSTARTING	NO	是（按二极管编号）	是（按二极管编号）
待机漏电流	Low	High (二极管连接 PMOS)	Low (多二晶硅管)
ESD鲁棒性	Good	Good	Good

VI. 结论

一种新的耐2xVDD电源轨ESD钳位电路已在0.18‐μm 1.8‐V CMOS工艺中成功设计并验证，可有效保护耐2xVDD逻辑门和输入/输出缓冲器免受ESD应力影响。新提出的设计对误触发问题具有高抗干扰能力。此外，还研究了多晶硅二极管以进一步降低所提出的耐2xVDD电源轨ESD钳位电路的待机漏电流。