pp_0604的博客

本文分享了BCH(31,15,3)码的FPGA实现经验

testbench问题请教。关于ZYNQ里面无法模拟PS端控制信号的解决办法。

ADCLK905采用的单端转差分模式，输入时钟信号正常，经过电容C61后变成一个高电平。去掉C61后直接短路，1脚输入正常，但是输出的11，12脚都是高电平。2脚测量为低电平。...

FPGA通过multiboot进行远程更新工程实现前言学习一下FPGA的远程在线更新功能 QUICKBOOT。一、更新流程这部分是直接摘抄的官方文档。1、关键开关字的控制。2、Flash 存储器与QuickBoot flash 模块的地址映射。3、位流包的大小以及Flash 存储器大小的确定。4、QuickBoot配置时间5、QuickBoot验证update bitstream的正确性二、具体操作1.生成MCS文件首先需要把我们工程

以前我的FPGA工程都是自己编写TESTBENCH进行仿真，不过有几个缺点：1，随着工程的复杂程度，需要编写的TESTBENCH也越来越复杂，工作量太大。2，输入信号不好模拟，只能生成一些比较标准的信号。复杂信号的产生也是需要很大的工作量。最近发现MATLAB和XILINX官方有合作的simulink，可以很方便地对VIVADO工程进行仿真，就把自己做的一个小工程拿来练习了一下。我用的是MATLAB2018，首先打开里面的simulink，如下所示：![在这里插入图片描述](https://img

准备在这篇文章里面记录工作中碰到的FPGA的各种问题和解决办法，不定期更新。

信号建立时间不满足时序要求，FPGA的除法运算，流水线加法

外部控制器与FPGA通信的输入输出都是采用的差分信号，所以在FPGA内部处理的时候，对于输入信号需要差分转单端，输出信号需要单端转差分。 直接使用IBUFDS和OBUFDS来实现。 ` //差分转单端IBUFDS RXD_FPGA_diff ( .I(RXD_P_FPGA), .IB(RXD_N_FPGA), .O(RXD_FPGA) );` //单端转差分 OBUFDS TXD_FPGA_diff ( .O(TXD_P_FPGA), ...

1.在使用ILA的核时，不能只把需要测试的信号连接到ILA，还必须设置成端口，不然会在编译时被删除，但是不会报错，只会警告，而且在波形调试界面看不到信号。应该连接成下图这样。2.JTAG的工作频率应该设置成CLK频率的分频数。3.对于两个不同时钟域的信号，使用两个ILA后，综合时自动将DBG_HUB的CLK连接到频率更高的那个时钟，导致烧程序到片上时报错如下：在XDC文件里面手动加了一句...

1.目标准备使用FPGA的FIFO功能读取AD9629的12位采样数据，再发送到ARM里面进行处理。ADC的采样率为20MHz，一共采集1ms时间的数据，共200k数据。2.

STM32F207通过FSMC读取ADC数据1.控制寄存器设置19：写突发使能0：写操作为异步模式，1:同步模式15：异步传输等待模式0：异步时不等待（默认），1：异步时等待14：扩展模式可编程BWTR寄存器0：关闭（默认），1：开启13：等待模式0：NWAIT无效，1：有效（默认）2.读数周期...

所谓的传输线上反射系数处处相等，是指对于一个固定长度的传输线，其上的反射系数处处相等。但是如果长度改变，它的整个反射系数会变成另外一个值。所以才有了开路线与短路线的说法。但是对于做好的电缆来说，它们的反射系数一般都很小。就不管长度是一米还是10米，如果他们的反射系数都做成0.1，那它们的等效电长度就是一样的。所以说电缆的物理长度对于驻波测试应该是没有影响，有影响的是他们的等效电长度，会影响驻波测...