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verilog/systemverilog里面的随机数生成方法，及其概率分布。

verilog的基本语法特征有哪些？本文删繁就简地提炼出来

对数的作用log2是指2的对数，对于二进制的计算机系统来说非常有用。比如，10bits的地址线，可寻址的地址空间为2^10。那么反过来对于1024深的地址空间，需要多少bits的地址线？需要用log2（depth）来计算。如何求对数system verilog 有系统函数$clog2可以实现2的对数。但是系统函数使用上有一定的缺陷。比如1的对数，数学上 log2(1)=0 没有问题。但是工程上就有问题了。仍然拿memory举例，深度为1的memory，地址位宽仍然需要1bits（不存在0bit的信号）

对一一种generate coding style仿真时发现一个奇怪的现象。这很有可能是VCS的bug，不过尽量在语法上规避这个问题。

如何将fsdb波形转成csv等可读性文本格式工具用处工具利用verdi的fsdbreport，verdi命令如下：~% fsdbreport test.fsdb -bt 1000ns -et 1100ns -s "top/abc[31:0]" -csv -of h -o test.csv解释一下：fsdbreport是verdi的一个工具，可以分析fsdb波形。其中参数bt是波形的开始时间；et是波形的结束时间；s是导出的信号名，可以用通配符匹配；of是输出的数据格式，h为16进制；o为导出的

在数字电路设计中，常常会看波形图，通过波形图来表达时序关系。波形图也是设计者直接的标准语言。比如：A模块的开发者会用波形图来表示接口的输入信号或者输出信号的时序关系。B模块，对应A模块的驱动或者接收者会根据接口时序做相应的数据传输控制。那么波形图就称为数字电路的设计人员必备的技能。那么，画波形图有哪些工具呢？首先通用绘图工具都可以胜任，比如viso等。但是确实相应的库，只能一根线一根线地画上去，非常费力。今天，我推荐一个轻量级的波形图绘制软件wavedrom。用它可以直接用json文件描述波形。比如

SystemVerilog中的program和module有什么区别？在传统的verilog验证环境中，测试激励也往往封装在module里。测试module用来产生激励，发送到DUT待测实例的端口上，也可以接收DUT的输出，并做结果比对。在systemverilog中，多了一个program，作用和module有些类似，是专门用来编写测试bfm/monitor的。按照 IEEE Std 1800-2012 § 3.4 & § 24的描述，program和module有几点不同：cannot

如何在verilog仿真中生成fsdb波形？verilog仿真波形有多种格式，其中标准格式为VCD，可以作为跨工具的数据交换格式。但是VCD本身非压缩格式，通常比较大。对于纯数字仿真来说可以有其他的波形文件格式作为替代。比如Synopsys的VPD格式，还有FSDB。fsdb是verdi工具（被synopsys收购）的波形格式。而verdi的易用性收到广大数字工程师的青睐，本文介绍一下如何导出fsdb波形。以vcs+verilog为例，其他工具类似。方法一：在verilog文件中在测试文件中（一般是顶

1. 在Verilog中调用C函数首先：准备好纯C/C++代码。比如：#include <iostream> int helloFromCpp(int a) { // 0 is 0 // 1 is 1 // 2 is Z // 3 is X int a_int = a; cout << "(C++) a is " << a_int << endl; return 0; }其次：在verilog调用C函数module