关于IP比较得心得

VIVADO 工具与 Verilog 语言之与门IP核设计之多种基本门电路的IP核 本科计组实验:VIVADO 工具与 Verilog 语言之与门IP核设计之多种基本门电路的IP核 阅读详情

下午的那个问题我想了想,八度空间当时的提议给我很大的提示,还是向每一节的后面填充数字,不过不能象八度空间说的那样填写。
我的做法是在获取每一节的时候,认为的给每一节加上一个标志位,我使用的是“.”。当然你也可以在取每节的时候顺带取出后面的“.”

然后,我是用的数组才存放每一个数字,定义2个3位的数组logIP(2),blockIP(2)
把我们取出的两个要比较的字段分别填充到这2个数组里面,

如果字段是3个数字加一个“.”,那么我们数组里面将不会有这个点
如:"200."数组为{2,0,0}
如果字段是1个数字加一个".",那么数组读完两个字段之后就是零,(默认)
如:"2."数组为{2,.,null}

再来按位比较,第一位的2,和2是相等的,没得说,但是第二位得0则大于3(ASCII),这样比出了200应该排在上面,比较结束,推出循环。

这样做得好处在于处于比较得2个数组都是3位得,不需要老是取判断是否字段相等,当然也有效得避免得因为索引和维数得问题而出错

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如果说我们把 ip转换过来不用4节的二进制表示,把IP还原为32位的二进制数或者是修改成为一个完整的10进制数,这样就比较快了,不管是时间复杂度还是空间复杂度都要小得多。

真是郁闷,当时就只知道埋头写代码,根本就没有分析一下,当我发现时间开销太大已经晚了。

现在总算是有搞好了

FPGA设计心得(6)Aurora IP核例子简析与仿真(framing版) 文章目录背景定制framing接口的IP核生成示例工程并分析GEN模块分析CHECK模块分析示例工程仿真总体仿真发送模块仿真接收模块仿真参考资料交个朋友写在最后 背景 熬夜继续写Aurora系列博文!今天明显状态不如昨天,眼皮有点涩涩的,坚持一下。 如果不是写博客,我根本没有动力那么认真看,认真思考这个东西,这可能就是写博客输出的魅力吧。 尽管streaming格式很简单,但是肯定不如framing强大,很多项目还是用framing用户接口,因此有必要对此进行仿真分析来认识下。 博客首页 完成时间:第二天晚 阅读详情

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