RISC-V
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LYZ832
这个作者很懒，什么都没留下…
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用Verilog搭建RISC-V架构流水线CPU
单周期CPU的实现从某种意义上来说是为了给流水线CPU打基础，毕竟单周期CPU无论是理论还是工程实现上的意义都不大，将CPU所有的工作全部交给一个时钟周期搞定，未免有些浪费本就珍贵的硬件资源，为了体现分治策略思想，同时更重要的是为了提升CPU的主频以实现更高的性能，在硬件条件不能更改时，流水线是一种非常经典的性能优化策略。原创 2021-08-13 10:29:16 · 7570 阅读 · 2 评论 -
用Verilog搭出RISC-V架构单周期CPU
这是笔者学校暑期学期的必修课，难度并不高（仅追求及格的话），但相当耗时，对于在硬件设计方面完全不感冒的同学更是一场避不开的折磨，所以笔者想通过自己的成果和被折磨经验来帮助有此方面需求的同学，或是对于CPU设计有浓厚兴趣的人。原创 2021-08-08 16:39:14 · 12370 阅读 · 15 评论