noj_h的博客

题目很简单，但软件编程到硬件编程的思想转变值得注意。

【代码】HDLBits - Mt2015 q4。

本题给出了两个一位（4bit）的BCD数加法器，要求编写一个100位（400bit）的BCD数加法器。解析第一次用always语句一直报错，原因是该模块中需要实例化bcd_fadd模块100次，always语句不支持重复实例化的语法。因此使用generate语句。以下是在知乎csdn整理的generate语句用法。Verilog中的generate语句常用于编写可配置的、可综合的RTL的设计结构。它可用于创建模块的多个实例化，或者有条件的实例化代码块。