HDLBits刷题Day10

强烈建议大家去看看HDLBits 中文导学，原文在知乎
链接: link.

98.Four-bit binary counter

always@(posedge clk)
        if(reset)
            q=0;
    else
          q=q+1;      
 //写之前一直在想怎么控制16这个阈值，看了解答之后发现，因为是4个4bit直接加一，天然的就是16

99.Decade counter

module top_module (
   input clk,
   input reset,        // Synchronous active-high reset
   output [3:0] q);
   always@(posedge clk)
       
       if(reset)
           q<=0;
   else if(q<=4'b1000)    //判断是否小于10
       q<=q+1;
   else
       q<=0;   
endmodule

99.Decade counter again

module top_module (
    input clk,
    input reset,
    output [3:0] q);
    always@(posedge clk)
        if(reset|q==10)
            q<=1;
    else
            q=q+1;

endmodule

100.Slow decade counter

module top_module (
    input clk,
    input slowena,
    input reset,
    output [3:0] q);
    
    reg [3:0] q1;
  //想了一会，这个q1是用来计数的，因为q要在slowena为1时才会增加，
  //但是在slowena低位时仍然需要计数；
    always @ (posedge clk)
        begin
            if(reset)
           q1<=0;
            else if(slowena)
               begin
                   if(q1==9)
                   q1<=0;
           else
               q1<=q1+1;
               end
            end  
assign q=q1;

endmodule

101.Counter 1-12(没太看懂）

这题看了半天没看懂，题目的要求是干嘛，
本题相当于用c_enale、c_load和c_d[3:0]三个控制信号来控制题目中给我们提供的4-bit计数器，使得该计数器的计数范围改变为1～12.

module top_module (
    input clk,
    input reset,
    input enable,
    output [3:0] Q,
    output c_enable,
    output c_load,
    output [3:0] c_d
); 
    //4-bit计数器的控制信号
    assign c_enable = enable;
   //应该是相当于上面的slowena这个变量用来保持
    assign c_load   = reset | (Q == 4'd12 & enable == 1'b1);
    //相当于一个复位/置位信号，主要用来控制4bit的计数器加到十进制的12
    assign c_d      = 4'b1;
    //初始化为1；
    
    count4 the_counter (
    
        .clk(clk),
        .enable(c_enable),
        .load(c_load),
        .d(c_d),
        .Q(Q)
    );
endmodule

102.Counter 1000

时钟分频器:
首先Hz的单位是周期/秒，
假设三个定时器a，b，c都是模10的计数器，a的输入时钟是1000Hz，每当a计到10的时候，给b一个使能，相当于a计10次，b才计1次，b是a的十分之一，故b的时钟是100Hz。同理c是a的百分之1为10Hz。所以到999是输出就为1Hz了。

module top_module (
    input clk,
    input reset,
    output OneHertz,
    output [2:0] c_enable
); 
    wire[3:0] q0,q1,q2;
    assign c_enable={q0== 4'd9&&q1==4'd9,q0==4'd9,1'b1};
    //c_enable的0位只有在q0和q1同时都是9的情况下才为1
    //必须按照这个写法，不能直接写9和1；
    
    assign OneHertz={q2 == 4'd9 && q1 == 4'd9 && q0 == 4'd9};
   /* bcdcount counter0 (.clk(clk),
                       .reset(reset),
                       .enable(c_enable[0]),
                               q0);
    bcdcount counter1 (clk(clk),
                       .reset(reset),
                       .enable(c_enable[1]),
                       q1);
    bcdcount counter2 (clk(clk),
                       .reset(reset),
                       .enable(c_enable[2]),
                       q2);*/
    //.()的这种写法会一直报错；
    bcdcount counter0 (clk, reset, c_enable[0], q0);
    bcdcount counter1 (clk, reset, c_enable[1], q1);
    bcdcount counter2 (clk, reset, c_enable[2], q2);

endmodule

这里的几题写的我都看不懂；

103.4-digit decimal counter

 module top_module (
    input clk,
    input reset,   // Synchronous active-high reset
    output [3:1] ena,
    output [15:0] q);
    
count count1(
    .clk(clk),
    .reset(reset),
    .ena(1'b1),
    .q(q[3:0])
);
count count10(
    .clk(clk),
    .reset(reset),
    .ena(q[3:0]==4'd9),
    .q(q[7:4])
);
count count100(
    .clk(clk),
    .reset(reset),
    .ena(q[3:0]==4'd9 && q[7:4]==4'd9 ),
    .q(q[11:8])
);
count count1000(
    .clk(clk),
    .reset(reset),
    .ena(q[3:0]==4'd9 && q[7:4]==4'd9 && q[11:8] ==4'd9),
    .q(q[15:12])
);
    
assign ena={q[3:0]==4'd9 && q[7:4]==4'd9 &&q[11:8] ==4'd9,q[3:0]==4'd9 && q[7:4]==4'd9,q[3:0]==4'd9};
            
endmodule




module count(
            input clk,
            input reset,
            input ena,//进位标志,一开始这里写成了output 这边的ena还应该是输入
            output reg [3:0] q
        );
    
     always@(posedge clk)
         if(reset)
             q<=4'b0;
     else if(ena)
         begin
         if(q==4'd9)
          q<=4'b0;
         else
          q<=q+1'b1;
         end
 endmodule 

104.12-hour clock

link
该题目需要两个模60的计数器，一个模12的计数器
很重要的一点，和生活中的不一样

由于是时钟，所以是从1点到12点，是没有0点的

模60的计数器

module count60(
    input clk,
    input reset,
    input ena,
    output reg [7:0] cout
);
    always @(posedge clk)
begin
        if(reset)
         cout<=0;
    else if(ena)
    begin
        
        if(cout==8'h59)
            begin
            cout<=0;
            end
     else  if(cout[3:0]==9)
         begin
            cout[3:0]<=0;
            cout[7:4]<=cout[7:4]+1;
         end
        else begin
            cout[3:0] <= cout[3:0] + 1;
        end
     end
    
end
endmodule

模12的计数器

module count12(
    input clk,
    input reset,
    input ena,
    output reg [7:0] cout
);
    always @(posedge clk)
begin
      if(reset)
         cout<=8'h12;
    else  if(ena)           
    begin
           if(cout==8'h12)
            begin
            cout<=1;
            end
        else  if(cout[3:0]==8'h9)
             begin 
                 cout[3:0]<=0;
                 cout[7:4]<=cout[7:4]+1;
             end
            else
                begin
                cout[3:0]<=cout[3:0]+1;
                end
        
    end
end
endmodule

最后还有顶层模块

module top_module(
    input clk,
    input reset,
    input ena,
    output pm,
    output [7:0] hh,
    output [7:0] mm,
    output [7:0] ss);
    
   
        //ss
        count60 count1(
            .clk(clk),
            .reset(reset),
            .ena(ena),
            .cout(ss)     
        );
        //mm
         count60 count2(
             .clk(clk),
             .reset(reset),
             .ena(ena&(ss==8'h59)),
             .cout(mm)     
         );
        //hh
         count12 count3(
             .clk(clk),
             .reset(reset),
             .ena(ena&(ss==8'h59)&(mm==8'h59)),
             .cout(hh)     
         );
    reg p;  //不能直接用pm
        always @(posedge clk)
            if(reset)
                p<=0;
    else
        //11:59:59
        if(hh == 8'h11 && ss == 8'h59&& mm == 8'h59)
            p<=!p;
    else;
    assign pm=p;
endmodule           

我最后的报错一直在d 和h ,一开始写的8’d59一直不对，不知道为什么，8位进制最多可以到127，也没有越界；