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LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_Arith.ALL; USE IEEE.STD_LOGIC_Unsigned.ALL; ENTITY sine_test IS PORT( clock: IN STD_LOGIC; --系统时钟 key: IN STD_LOGIC_VECTOR(3 DOWNTO 0); select01: OUT STD_LOGIC; --发送数据使能. data: OUT STD_LOGIC_VECTOR(11 DOWNTO 0);--要发送的数据 seg: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--数码管段码输出。 dig: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)--数码管位码输出。 ); END;

数据集

EDA是电子设计自动化(Electronic Design Automation)的缩写,在20世纪90年代初从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念发展而来。 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

基于波形发生器的部分代码 module dds (sys_clk, sys_rst_n, fword, pword, da_clk, rom_addr); input sys_clk; //系统时钟 input sys_rst_n; //系统复位，低电平有效 input[31:0]fword; //输入频率字 input[11:0]pword; //输入相位字 output[11:0]rom_addr; output da_clk; //D/A 时钟 reg[31:0]fword_r; reg[11:0]pword_r; reg[31:0]freq_count; reg[11:0]rom_addr; /******************************************************************************************************* ** Main Program ** ********************************************************************************************************/ assign da_clk = sys_clk; always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) begin fword_r <= 32'h0000; end else fword_r <= fword; end always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) begin pword_r <= 12'h0000; end else pword_r <= pword; end always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) begin freq_count <= 32'h0000; end else freq_count <= freq_count + fword_r; //频率控制器 end always @(posedge sys_clk or negedge sys_rst_n) begin if (sys_rst_n ==1'b0) begin rom_addr <= 32'h0000; end else rom_addr <= freq_count[31:20] + pword_r; //相位控制器 end endmodule