- 博客(10)
- 收藏
- 关注
RSS订阅原创 GTX的通道引脚如何约束
比如sfp光口使用gtx通信这个例子，找到开发板底板原理图光口的输入输出引脚，然后根据这个再去核心板原理图找对应的引脚，比如正点原子k7开发板。上面两图是底板原理图找的，根据第二张图的c3，c4，d5，d6引脚去核心板原理图找。这个在BANK_MGT找到的，GTX的引脚都在MGT这里。找到这个目录，然后对应你的芯片型号。2.发现引脚是TX/RX P/N。,需要在《ug476》手册中找。1.根据开发板的原理图找。
2025-03-04 16:25:31
198
原创 fpga 浮点数 定点数
由8.25举例子，浮点数表示为F = 0_100 0001 0_000 0100 0000 0000 0000 0000(B)，F是32位的，F[30:23]是指数位，由127+指数偏移得到的，1000010=130，指数偏移为3（这些由上面学习得到），然后先直接说上面两篇文章程序啥意思。，小数点后面就是有效数字的小数部分，将它转换成浮点数就是0到22位的数据，然后{1,F[22:0]}前面有个1，就是小数点前的1，文章里说（2进制的科学计数位，必定是1），就是二进制表示都是1.xxxxx ×。
2024-10-15 17:07:59
1150
原创 vitis c 浮点数转为u32
项目需求，需要将vitis中用c语言算好之后的浮点数通过bram传回到pl端，但是xil_out32和xbram_writereg只能传u32的数据，所以想办法将浮点数转为u32传回去，然后在pl端接收，在pl里再转为浮点数进行计算。
2024-09-25 16:56:11
235
1
原创 vivado bd输出连一个端口
根据上面的内容，我自己实际的例子如下：在design_1_wrapper.v文件中，把xdc中需要的实际输入输出，写为input/output，把原来的input/output删除，变为reg或者wire放在下面，然后通过组合逻辑||或者其他条件，把值赋给xdc的端口，如assign xdc_output = wire_1 || wire_2;在这个例子中，my_ip是IP核的名称，my_ip_wrapper是Vivado生成的包装模块。
2024-07-15 18:18:59
405
原创 vivado sdk问题
比如vivado中添加了新的axi gpio ip核，生成bit文件之后，导出硬件到sdk，更新platform之后，再对系统进行build，发现该ip核的device id明明存在xparameters.h，但是build之后报错，device id第一次使用。解决办法，新建个sdk文件夹，重新弄sdk，把代码都复制过来，即可解决。
2024-07-03 11:32:54
438
原创 vivado debug信号被优化
如(* mark_debug="true" *) input。在语句前加入(* mark_debug="true" *)debug中有const0时。
2024-03-19 14:25:35
368
1
原创 fpga低有效，高有效
2.在testbench中initial中使用 rst = 1；1.在主模块中使用 always@(posedge clk, negdge rst)2.在testbench中使用 rst = 0;1.在主模块中使用 always@(posedge clk)
2024-03-18 16:35:02
440
原创 隔行扫描fpga
从第一场第一行开始，一直扫到第二场最后一行，中间消隐区也包括，不剔除；隔行扫描fpga：扫奇数行和偶数行，2*vcnt，2*vcnt+1。奇数是奇数行，偶数是偶数行，不写||
2023-08-21 13:56:46
209
1
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人