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RSS订阅原创 IC设计 — 单双端口RAM的设计
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、pandas是什么？二、使用步骤1.引入库2.读入数据总结前言提示：这里可以添加本文要记录的大概内容：例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。提示：以下是本篇文章正文内容，下面案例可供参考一、pandas是什么？示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分析任务而创建的。二、使用步骤1.引入库代码
2021-05-16 15:01:00
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原创 IC设计 — 同步FIFO和异步FIFO设计实现（二）
文章目录前言1. 格雷码与二进制2. 异步FIFO的伪状态指示2.1 伪full2.1 伪empty3. FIFO深度计算前言 在上一篇文章中讲述了同步FIFO和异步FIFO的设计，在异步FIFO中，由于存在跨时钟域的问题，所以可能存在 “伪full” 或 “伪empty”的情况。同时，格雷码比二进制做跨域能够减少亚稳态毛刺，更适合异步FIFO设计。在这一篇文章中对异步FIFO这两种情况进行分析。 1. 格雷码与二进制 首先对这两种码的跳变过程做举例说明： 二进制：0111 → 1
2021-05-15 11:28:52
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原创 IC设计 — 同步FIFO和异步FIFO设计实现（一）
文章目录1. FIFO介绍1.1 FIFO参数1.2 full/empty 检测1.3 同步FIFO和异步FIFO2. FIFO设计2.1 二进制和格雷码2.2 同步FIFO2.3 异步FIFO总结1. FIFO介绍 FIFO（First In First Out），是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，但缺点就是只能顺序写入和顺序读出数据，其数据地址由内部读写指针自动加1完成，无法同普通存储器那样可以由地址线决定读取或写入某个指定的地址。1.1 FI
2021-04-22 23:12:40
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原创 verilog语法 — for/generate语句的用法
文章目录1. for语句1.1 always-for2. generate 语句2.1 generate 语法2.2 generate-for2.3 generate-case3. 比较1. for语句1.1 always-for 从初始值开始，如果表达式为真就执行。写一个5位的左移器，代码有：always @(posedge clk or negedge rst_n)begin if(!rst_n)begin dout[i] <= 1'b0; end else begin
2021-03-31 20:47:51
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原创 verilog语法 — 阻塞赋值和非阻塞赋值
前言 对于过程赋值语句，就是在initial和always语句块中进行赋值的语句，且赋值对象只能是寄存器变量类型，右边的表达式可以是任意操作符的表达式。过程赋值语句，又分为阻塞赋值和非阻塞赋值语句。1. 阻塞赋值 阻塞赋值的语法如下： 寄存器变量 = 表达式 ；右边表达式的逻辑计算和对左边寄存器变量的赋值是一个统一操作中的两个小操作，这两个小操作之间没有任何其他的操作。如果多个阻塞语句出现在 begin……end 语句中，前面的阻塞语句在执行时会完全阻塞之后的语句，知道前面的阻塞语
2021-03-24 00:02:24
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空空如也
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