UART接口的FPGA实现（二）——UART接口的Verilog代码实现以及仿真测试

菩提无树亦无数

于 2021-01-29 14:35:49 发布

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分类专栏：简单接口开发文章标签： fpga uart verilog 串口通信

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本文介绍了UART接口在FPGA中的Verilog实现，包括寄存器描述、源代码分析和仿真测试说明。源代码由发送、接收控制器及控制电路组成，采用状态机设计，并提供了详细的注释。仿真测试使用25MHz时钟，通过回环测试验证数据传输的准确性，强调了自动比对任务和随机化激励在测试中的重要性。

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废话不多说，先上源代码链接和testbench的链接，推荐使用UE查看源代码，UE中的VHDL语法、Verilog语法和SystemVerilog语法高亮文件的下载链接在这里。上篇的最后给出了本篇所附代码的uart通信模型的工作过程。本篇的主要内容在源代码里，因此文章内容略显简单。

一、寄存器描述

本篇所写的uart接口的内部寄存器的定义如下表：

表1 内部寄存器定义
寄存器名	地址	属性	说明
复位寄存器	0x00	w/r	低3位才有意义，第0位用于对发送电路进行复位，第1位用于对接收电路进行复位，第2位用于对控制电路进行复位，都是高电平有效。复位时先写入1，再写入0。
分频控制寄存器	0x