Megahertz66的博客

在前面的练习中我们使用了简单的逻辑门与一些逻辑门的组合。这些电路都可以作为组合电路的例子。组合意味着这个电路的输出只是输入的函数（数学意义上的）。数学上的函数就意味着当你给定一个输入的时候对应的只会有一个输出。因此有一种方式可以清晰的列出所有组合逻辑的所有可能的输入和与之对应的输出。这中方式就是真值表。对于有N个输入的布尔函数，有2N种可能的输入组合。真值表的每一行代表一种输入的组合，所以真值表一般都有 2^N 列。输出的那一列表示每一种可能的输入。上面的真值表三个输入对应一个输出。

当设计一的电路的时候，你首先应该从电路的角度去思考。你必须不能先写代码，然后就期待它能成为一个真正意义上的电路。语法正确的代码不意味着就一定可以变成合理的电路(组合逻辑 + 触发器)。一般的理由是 “当你没有具体指定一些情况的时候会发生什么？Verilog 的答案是：“保持输出不变”。这种“保持输出不变” 的行为意味着当前的状态需要保存下来，这就会产生锁存器。组合逻辑(例如：逻辑门)是不能记录任何状态的。注意警告“(10240): … inferring latch(es)”信息。