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RSS订阅原创 【Design Compiler】介紹 Synopsys 提供的 Library
Synopsys Design Compiler中Library的分類與用途 本文系統介紹了Synopsys Design Compiler中各類Library的特色與用途。主要包括： 範例庫（如lsi_10k.db）用於教學演示； DesignWare庫提供常用IP模組； 合成庫作為中介庫；符號庫用於GUI顯示；通用庫gtech.db提供基本邏輯單元。 特別強調target library必須由晶圓廠提供，而非Synopsys官方提供。文章整理了各類庫文件的典型範例和用途比較表，並詳細說明了在DC綜合
2025-09-29 12:32:49
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原创 【RISC-V】RISC-V Toolchain 安裝方法 ubuntu24.04 (實測成功)
在 Ubuntu 系統下，請安裝以下套件，官方目前沒有特別聲明支援到ubuntu哪一個版本。
2025-08-15 22:08:53
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原创 【PicoRV32】學習過程紀錄 & 文章素材
本文介紹了PicoRV32 RISC-V處理器的設計架構與實作細節。主要內容包括： 系統架構 採用模組化設計，包含picorv32_wrapper.sv作為頂層模組，整合CPU核心和AXI4記憶體介面 支援多種介面形式：原生記憶體介面、AXI4-Lite和Wishbone匯流排 核心功能 指令讀取器和主狀態機構成CPUstate 記憶體狀態機(mem_) 記憶體狀態機(mem_state)指令支援RISC-V壓縮指令集(RVC)，處理16位元/32位元混合指令格式 關鍵實作 採用look-ahead訊號優化
2025-08-14 23:55:50
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原创 【Verilog / SystemVerilog】verilog task 與 function 比較&範例
Verilog/SystemVerilog中Task与Function的关键区别在于：Task允许时间控制语句（如延时、边沿触发），支持多输入输出，常用于测试激励生成；Function必须在零仿真时间内完成，返回单一值，适合组合逻辑计算。Task通过输出参数传递结果，Function直接返回值。自动(automatic)类型支持递归调用，每次调用独立分配存储空间，而静态(static)类型共享存储空间。Task适合协议模拟等时序操作，Function更适用于数学运算等纯计算场景。
2025-08-13 12:56:53
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原创 【AXI】AXI 學習筆記 -1 握手機制
AXI协议学习笔记摘要： AXI协议包含5个独立通道（读地址AR、读数据R、写地址AW、写数据W、写响应B），每个通道通过VALID/READY握手机制传输数据。VALID由发送方在数据有效时置1，READY由接收方在准备就绪时置1，两者同时为1时完成传输。需注意VALID/READY的输入输出方向取决于通道角色：例如读操作中，Master输出ARVALID（发起请求），Slave输出ARREADY（响应请求）；而Slave输出RVALID（提供数据），Master输出RREADY（准备接收）。理解通道功能
2025-08-11 22:36:43
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原创 【PicoRV32】RISC-V學習筆記：從PicoRV32到SoC實戰
背景簡述學習動機（例如為了深入理解 SoC 架構、RISC-V 處理器實作、AXI/Wishbone 等匯流排）為什麼選擇 PicoRV32 與 PicoSoC 作為學習對象學習目標理解 RISC-V 指令集（RV32I/M/C/E）熟悉 CPU 與外設互連（native memory interface、AXI4-Lite、Wishbone）實作與驗證 SoC firmware + testbench 流程工具環境GNU RISC-V toolchain ()Icarus Verilog、GTKWaveM
2025-08-11 19:38:35
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空空如也
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