Michael Dufresne

简单描述下笔者所了解的单bit和多bit信号跨时钟域处理的常见手段。

一般考虑低功耗问题，主要是从系统供电、使用问题、性能问题、成本考虑、可靠性、竞品等几个方面展开。低功耗设计方法有很多：系统级而言，有动态调压调频（DVFS）、电源门控（Power Gating）、时钟门控（Clock Gating）等手段；深入到RTL底层，有很多跟代码风格相关的小技巧。

SystemVerilog对于case/casez/casex语句新增了两个特殊的修饰符：unique及priority。其语法规则如下：unique case (<case_expression>)... // case itemsendcasepriority case (<case_expression>)... // case itemsendcase一、unique casecase_expression同时只能匹配一个case_selection_

许多SystemVerilog设计者在使用case语句时，不认真考虑，随便乱用full_case和parallel_case属性。这是一个很不好的习惯，在一般情况下，不应该使用这些属性。这两个属性只适合用于综合，并且有可能造成综合后产生的硬件电路功能不同于RTL仿真时的行为。一、full_case属性在SystemVerilog语言中，case语句的每个case项（即每个分支项的冒号左边的判断条件）依次与case表达式进行比较，如果相等，则执行该分支的表达式。所谓“full case”语句是指cas

最近在做数字的东西，因此一直在学习verilog的语法，看的是夏宇闻老师的《verilog数字系统设计教程》这本书，在看到第14章深入理解阻塞与非阻塞赋值的不同时，结合书后面的誓言RISC_CPU，关于时序问题，产生了一些疑问，因此写了一个简单的程序，探索一下相关的内容，文笔拙劣，理解也并不完全正确，想写出来与大家分享一下，希望能够得到一些指点。