尖叫小飞侠-优快云博客

原创浅谈Verilog HDL ------ SDRAM

SDRAM芯片有13个A口（A0～A12）作为地址线，A0到A12为行地址，A0到A8是列地址线。其中A10在预充电时，为1则表示对所有Bank进行预充电，为0则由BS0，BS1控制选择哪一个Bank进行预充电。DQ（0～15）为数据的输入输出口。

2024-12-21 16:11:28 842

原创浅谈Verilog HDL ------ SCCB(IIC)

主从设备连线及通信协议如图所示：协议解读：1.sio_c为高，随后sio_d拉低即表示数据开始传输。2.sio_c为高，随后sio_d拉高即表示数据结束传输。3.sio_d只在sio_c为高时有效。

2024-11-05 23:35:59 1754

VGA协议是最基础的，最根本的显示器输出控制协议，不管最终你是选择使用HDMI还是DP接口,其简单的方法无非就是由VGA协议加上额外的协议转接程序，所以想要真正了解显示的原理则必须学习VGA协议。这篇文章将简单讲讲如何使用Verilog HDL描述VGA协议。注：程序以680X480分辨率的VGA显示屏为例1.线束信号的介绍：注：具体线序请自行查询HS和VS简单的说就是指示680个行像素和480行（每行680个像素）中哪一区间是可以使用的，不同分辨率的显示器的具体配置不同（按需配置）。以下是680X480分

2024-11-02 15:03:29 1378

原创浅谈Verilog HDL ------ UART协议

关于Verilog HDL的UART协议：UART作为最基础且最常用的通信方式，其地位不容置疑。接下来将讲述一组简单易懂的Verilog HDL代码，通过这组代码构建UART通信协议。

2024-10-31 23:07:00 357

原创浅谈Verilog HDL——FIFO

关于FIFO的工作原理你可以把它想象一条排队等待购票的队伍，按照FIFO原则，最早到达的人将首先购得票，而最后到达的人将需要等待前面的人完成购票后才能进行。这意味着最先进入队列或缓冲区的数据项将首先被处理或者检索，而最后进入的数据项将会被保留在队列的末尾，等待处理。同步FIFO：使用同一个时钟驱动，我们通常使用这个同步FIFO实现数据缓冲、不同位宽之间的数据传输......而异步FIFO则可以在不同时钟的情况下实现不同模块之间的数据传输（同步FIFO的PLUS版)。

2023-11-19 21:48:00 642 2

空空如也

ili9341 2.4 30fps

2025-02-21

TA创建的收藏夹 TA关注的收藏夹

TA关注的人

m0_74332858的博客

原创浅谈Verilog HDL ------ SDRAM

原创浅谈Verilog HDL ------ SCCB(IIC)

原创浅谈Verilog HDL ------ VGA

原创浅谈Verilog HDL ------ UART协议

原创浅谈Verilog HDL——FIFO

空空如也

ili9341 2.4 30fps

原创 浅谈Verilog HDL ------ SDRAM

原创 浅谈Verilog HDL ------ SCCB(IIC)

原创 浅谈Verilog HDL ------ VGA

原创 浅谈Verilog HDL ------ UART协议

原创 浅谈Verilog HDL——FIFO

空空如也

ili9341 2.4 30fps

原创浅谈Verilog HDL ------ SDRAM

原创浅谈Verilog HDL ------ SCCB(IIC)

原创浅谈Verilog HDL ------ VGA

原创浅谈Verilog HDL ------ UART协议

原创浅谈Verilog HDL——FIFO