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RSS订阅原创 基于FPGA的数字式工频有效多用表的设计与实现
基于FPGA的数字式工频有效值多用表设计实验报告摘要 本实验设计了一个基于FPGA的数字式工频有效值多用表，能够同时测量电压有效值、电流有效值、有功功率、无功功率和功率因数等参数。系统采用Quartus II开发环境，使用VHDL语言编写了包括信号采集、数据处理、计算和显示等多个功能模块。实验结果表明，该系统实现了0~500V交流电压、0~50A交流电流的测量，准确度达到0.8%读数+5个字，具有良好的人机交互界面。通过FPGA实现数字信号处理算法，验证了其在电力参数测量中的应用价值，为电力系统监测提供了有
2025-07-23 21:43:34
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原创 EDA实验四：FIR滤波器的设计
本文介绍了一个基于FPGA的4阶Daubechies DB4转置FIR滤波器设计实验。实验采用Quartus II 13.1开发软件和X-BICE-EDA/SOPC开发系统，使用VHDL语言编写了包括分频器、滤波器核心、输入输出控制等模块。重点实现了转置结构FIR滤波器，其传递函数为G(Z)=124/256+214Z-1/256+57Z-2/256-33Z-3/256。实验过程包含模块设计、仿真验证、管脚锁定和硬件测试，通过数码管显示输入输出数据。结果表明系统能正确完成滤波运算，并分析了仿真波形中出现202
2025-07-23 21:29:53
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原创 EDA实验三：数字频率计的设计
本实验设计并实现了一个8位十进制数字频率计，使用VHDL语言在Quartus II 13.0环境下开发。系统由测频控制信号发生器TESTCTL、8个十进制计数器CNT10、32位锁存器REG32B、分频器CLKGEN和数码管显示模块组成。通过50MHz内部时钟分频产生1秒脉宽信号(TSTEN)，在计数期间锁存数值并清零计数器。底层模块包括分频器(49999999分频)、计数器、锁存器等VHDL程序，顶层通过FREQ.VHD整合各模块。实验在GX-BICE-EDA/SOPC开发系统上验证，采用EP3C55-F
2025-07-22 21:13:38
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原创 DCDC变换电路的研究与设计
本文设计了一款基于BUCK拓扑的DC-DC电源模块，输入30V直流电压，输出20V/50W，纹波系数<5%，开关频率10kHz。采用TL494芯片实现PWM控制，通过占空比调节实现稳压输出。关键参数计算包括：负载电阻8Ω，占空比0.667，临界电感值5.5mH，滤波电容1.6μF。系统采用闭环反馈控制，通过LC滤波和PI调节器优化动态响应与稳定性。该设计适用于工业自动化、新能源系统等领域，具有低纹波、高效率（>90%）等特点，通过优化开关频率与占空比调节，兼顾了性能与体积要求。
2025-07-22 21:00:27
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原创 EDA实验二 ：数字秒表的设计
1．学习Quartus Ⅱ/ISE Design Suite软件的基本使用方法。2．熟悉GW48系列或其他EDA实验开发系统的基本使用方法。3．学习VHDL基本逻辑电路的综合设计应用。
2025-07-21 15:46:48
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原创 计数器电路的设计
当编程下载成功之后，首先将CLR为清零信号，仿真时设置为低电平，将ENA使能信号设置为高电平， DTCNT9999中的CLK1是计数时钟信号，CLK2是动态扫描控制时钟信号，要求在24HZ以上；假若先选定动态扫描时钟信号CLK2的频率比较低，我们看到每次在一个数码管上显示一位数据，每隔一个CLK2的周期，显示的数据位数和数码管在不停的变化，随着CLK2的频率的增大，动态扫描变化的频率加快，当CLK2的频率达到一定数值后，最终计数结果的各位数据将同时在4个数码管上稳定的显示。ENA为计数时钟信号；
2025-07-11 13:02:54
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空空如也
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